JPH01286462A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に、データバスを内
蔵した半導体集積回路に関する。

〔従来の技術〕

従来、半導体集積回路は、一つ一つ素子を接続して一つ
の機能をもつ回路を構成していた。しかし、近年集積密
度の増大などによって多くの機能をもつ回路が実現して
いる。このような回路では、全体の制御を行う部分、外
部との入出力をあつかう部分、データを記憶する部分な
ど機能ごとに回路を分割し、設計してゆく方法がとられ
る。これらの分割した回路間のデータのやりとりをする
ための信号線がデータバスである。

第３図は、データバスを内蔵した半、導体集積回路をあ
られす図である。以下、第３図を用いて動作の説明をす
る。データ信号線３２にはデータ用スイッチ素子３５．
３８　　及び４１がそれぞれ共通に接続される。データ
用スイッチ素子３５は、開閉信号線３３の値が″′０″
レベルのときはデータ信号線３４とデータ・バス３２を
開放状態、開閉信号線３３の値が１”レベルのときはデ
ータ信号線３４とデータ・バス３２を導通状態とし、デ
ータ信号＋１！３４の値をデータ・バス３２に出力する
。データ用スイッチ素子３８．４１　　も同様に、開閉
信号線３６．３９　　の値が′０”　レベルのときはデ
ータ信号線３７．４０　　とデータ・バス３２を開放状
態とし、開閉信号３６．３９　　の値が″′１″レベル
のときはデータ信号線３７．４０　　とデータバス３２
を導通状態とする。

〔発明が解決しようとする課題〕

半導体集積回路では、製造時に例えばごみが付着するこ
とによって信号線が他の信号線と短絡するなどして動作
不良の製品ができることがある。

これらの製品をテストによって検出し、動作が正常なも
のと不良なものとの選別を行っている。

いま、第３図の回路において開閉信号線３３が高電位の
電源と短絡し、′１”レベルに固定された不良を考える
。テスト時に開閉信号線３３を１”レベルに固定された
不良を考える。テスト時に開閉信号線３３を”ｌ”レベ
ルにして動作させている時は、データ・バス３２の値は
開閉信号線３３が不良であってもなくてもデータ信号線
３４の値となり、この不良は検出できない。次に、開閉
信号線３６の値を″１ルベルにして動作している時を考
える。開閉信号線３３が不良でない製品の場合はデータ
・バス３２には、データ信号線３７の値が出力されてい
る。一方、開閉信号線３３が不良上ある場合には、デー
タ・バス３２にはデータ信号線３７の値とデータ信号線
３４の値がどちらも出力される。この時、データ信号線
３７とデータ信号線３４の値が同じ（例えばどちらも″
１″レベル）であると、データ・バス３２の値は開閉信
号！３３が不良であっても、なくても同じ値となり、製
品を不良として検出できない。

この製品を不良として検出するためにはデータ信号を違
う値、例えばデータ信号線３７の値が′１“レベルであ
ればデータ信号線３４の値をｏ”レベルにする。こうす
るとデータ・バス３２の値は。

データ信号線３７で″ｌ″レベルにする抵抗値とデータ
信号線３４で”υ”レベルくする抵抗値とノ比ニよって
決まる１”と′０”の中間レベルの値となる。この値が
回路の出力として正常な製品と不良の製品とで異なった
値として検出される必要がある。

また、この例では開閉信号線３３がｌ”に固定された不
良を仮定したが、実際は不良となる箇所がどこになるか
仮定できないので、データ・バスに接続された回路の不
良を検出するためには、膨大な組合せの内部状態をつく
る必要がある。このため、内部状態設定もれによる不良
製品の検出もれがあったり、内部状態の組合せが多いの
でテスト時間がかかるなどの欠点があった。

〔課題を解決するだめの手段〕

本発明の半導体集積回路は、テスト時に制御回路を順次
選択するタイミング信号を発生するテスト用タイミング
信号発生回路と、データ用スイッチ素子の開閉を制御す
る開閉信号線とデータバスとの間に設けたテスト用スイ
ッチ素子と、テスト時にデータ用スイッチ素子を開放し
タイミング信号によりテスト用スイッチ素子を順次導通
状態にする制御回路を有している。

〔冥施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例をあられすブロック図である
。第２図は第１図中の制御回路７を示す回路図である。

制御回路１５．２３　　も同様の回路構成を有する。デ
ータバスｌは半導体集積回路内部のデータバス、テスト
信号線２はテスト状態であるかないかをあられす信号線
、開閉信号線３゜１１．１９はテスト状態でないとき、
データ用スイッチ素子１０，１８．２６を導通にするか
、開放にするかを制御する信号逍、制御回路７，１５゜
２３は、テスト状態でない時テスト用スイッチ素子５，
１３．２１を開放する信号をテスト用制御信号線６．１
４．２２に出力して、開閉信号線３．１１゜１９の値を
データ月割間信号ｉ８，１６．２４に出力し、テスト状
態ではデータ用スイッチ素子１０゜１８．２６　　を開
放する信号をデータ用制御信号朦８．１６．２４に出力
し、テスト用タイミング信号発生回路２７が発生したタ
イミング信号４，１２゜２０によってテスト用スイッチ
素子５．１３．２１を順次導通状態にするテスト用制御
信号６，１４゜２２を出力する回路である。

以下、動作について順を追って説明する。まず、テスト
状態でないとき、テスト信号線２の値は例えば′″０”
レベルになる。テスト信号線２の値が″′０″レベルに
なると、制御回路７はテスト用制御信号線６に′０”レ
ベルを出力する。テスト用−制御信号？＆Ｉ６の値がＭ
Ｏ″レベルになることによってテスト用スイッチ素子５
は開放状態となる。

また、データ用制御信号線８には開閉信号Ｎ３の唾ヲそ
のまま出力する。これにより、データ用ス／ＪＸ イッチ素子１０は開閉信号３の値によって導通≠開放か
を制御される。制御回路１５は同様にテスト用制御信号
線１４に０”レベルを出力し、データ用制御信号線１６
には、開閉信号線１１の値を出力する。制御回路２３も
同様にテスト用制御信号２２に０”レベルを出力し、デ
ータ用制御信号線２４に開閉信号線１９の値を出力する
。よって、テスト用スイッチ素子１３．２１　　は開放
状態となり、データ用スイッチ素子１８は開閉信号１Ｗ
１１の値、データ用スイッチ素子２６は開閉信号？ｓ１
９の値によって制御される。

また、テスト状態のときは、テスト信号線２の値は′１
”レベルになる。テスト信号線２の値が′１”レベルに
なると、制御回路７はデータ用制御線８の値を０”レベ
ルにする。このことによって、データ用スイッチ素子１
０は開放状態となる。同様にテスト信号線２の値が１”
レベルになることにより、制御回路１５はデータ用制御
線１６の値を０”レベルにし、データ用スイッチ素子１
８を開放状態とする。制御回路２３もデータ用制御線２
４の値を″′０″レベルにし、データ用スイッチ素子２
６を開放状態にする。一方、テスト用タイミング信号発
生回路２７はタイミング信号線４に′１”レベル、タイ
ミング信号線１２とタイミング信号線２０に″′０″レ
ベルを出力する。タイミング信号線４の値が′１”レベ
ルでテスト信号線２の値が１”レベルになると、制御回
路７はテスト用制御信号線６に″１″レベルを出力する
。これにより、テスト用スイッチ素子５は導通状態とな
り、開閉信号線３の値をデータバス１に出力する。また
、タイミング信号線１２の匝が′０”レベルになると制
御回路１５はテスト用制御信号線１４に′０”レベルを
出力し、テスト用スイッチ素子１３を開放状態にする。

さらにタイミング信号線２０の値が′″０”レベルにな
ると制御回路２３はテスト用制御信号線２２に０”レベ
ルを出力し、テスト用スイッチ素子２１を開放状態にす
る。よってデータバス１には開閉信号線３の値のみが出
力され、データバスエの値をテストすることで開閉信号
線３の値が正しいことがテストできる。

次に、テスト用タイミング信号発生回路２７は、タイミ
ング信号線４に０”レベル、タイミング信号線１２にｌ
”レベル、タイミング信号線２０にはＯ”レベルを出力
する。タイミング信号線４にＮＧ”レベルが出力される
ことにより制御回路７はテスト用制御信号線６に″′０
″レベルを出力し、テスト用スイッチ素子５は開放状態
となる。同様に、タイミング信号線２０に′０”レベル
が出力されることにより、制御回路２３はテスト用制御
信号線２２に″０″レベルを出力し、テスト用スイッチ
素子２１は開放状態となる。−方、タイミング信号′ａ
１２に′″１”レベルが出力されることにより制御回路
１５はテスト用制御信号線１４に′″ｌ”レベルを出力
し、テスト用スイッチ素子１３は導通状態となり、開閉
信号線１１の値はデータバス１に出力される。

次に、テスト用タイミング信号発生回路２７はタイミン
グ信号線４、タイミング信号線１２に″０″レベル、タ
イミング信号線２０に１”レベルを出力する。タイミン
グ信号線４に′０”レベルが出力されることにより制御
回路７はテスト用制御信号線６に′０”レベルを出力し
、テスト用スイッチ素子５は開放状態となる。同様に、
タイミング信号１２に″′０″レベルが出力されること
により制御回路１５はテスト用制御信号線１４に０”レ
ベルを出力し、テスト用スイッチ素子１３は開放状態と
なる。一方、タイミング信号線２０に１”レベルが出力
されることにより制御回路２３はテスト用制御信号線２
２に″′１″レベルを出力し、テスト用スイッチ素子２
１は導通状態となり、開閉信号線１９の値はデータバス
１に出力される。

一般的に、半導体集積回路にはデータバスの値をテスト
できる回路を備えているので、これを用いて開閉信号線
の値をテストすることができる。

〔発明の効果〕

以上説明したように本発明は、データ用スイッチ素子の
開閉信号線とデータバスとの間にテスト用スイッチ素子
を設け、テスト時にデータ用スイッチ素子を開放し、制
御回路を順次選択するタイミング信号により選択された
制御回路が順次テスト用スイッチ素子を導通して開閉信
号を直接データバスに出力することにより、内部状態の
組合せを多くすることなしに、不良検出のよいテストを
行うことができる効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例のブロック図、第２図は８
ｇ１図中の制御回路の回路図に第３図は従来例のプ四ツ
ク図である。 １・・・・・・データーバス、２・・・・・・テスト信
号線、３・・・・・・開閉信号線、４・・・・・・タイ
ミング信号線、５・・・・・・テスト用スイッチ素子、
６・・・・・・テスト用制御信号線、７・・・・・・制
御回路、８・・・・・・データ用制御信号線、９・・・
・・・データ信号線、１０・・・・・・データ用スイッ
チ素子、１１・・・・・・開閉信号線、１２・・・・・
・タイミング信号？ｆｊ、　　１３・・・・・・テスト
用スイッチ素子、１４・・・・・・テスト用制御信号線
、１５・・・・・・制御回路。 １６・・・・・・データ用制御信号線、１７・・・・・
・データ信号線、１８・・・・・・データ用スイッチ素
子、１９・・・・・・開閉信号線、２０・・・・・・タ
イミング信号線、２１・・・・・・テスト用スイッチ素
子、２２・・・・・・テスト用制御信号線、２３・・・
・・・制御回路％２４・・・・・・データ用制御信号線
、２５・・・・・・データ信号線、２６・・・・・・デ
ータ用スイッチ素子、２７・・・・・・テスト用タイミ
ング信号発生回路、３２・・・・・・データ・バス、３
３・・・・・・開閉信号線％　３４・・・・・・データ
信号線、３５・・・・・・データ用スイッチ素子、３６
・・・・・・開閉信号線、３７・・・・・・データ信号
線、３８・・・・・・データ用スイッチ素子％　３９・
・・・・・開閉信号線、４０・・・・・・データ信号線
、４１・・・・・・データ用スイッチ素子。 代理人　弁理士　　内　原　　　晋

Claims (1)

【特許請求の範囲】
1. 　データバスに接続された複数のデータ用スイッチ素子
   を内蔵した半導体集積回路において、前記データ用スイ
   ッチ素子の開閉を制御する信号を入力する開閉信号線と
   前記データバスとの間に接続した複数のテスト用スイッ
   チ素子と、テスト時に前記データ用スイッチ素子のすべ
   てを開放し前記テスト用スイッチ素子を一つずつ順次導
   通状態にする制御手段とを含むことを特徴とする半導体
   集積回路。