JPH04113580A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、特にゲートアレイ
方式や、スタンダードセル方式などのセミカスタムで設
計される半導体集積回路装置に関する。

〔従来の技術〕

従来の半導体集積回路装置内に於けるメモリの論理検証
試験は、外部信号端子より直接メモリ部信号端子に出力
させて照合させていた。

〔発明が解決しようとする課題〕

前述した従来の半導体集積回路装置では、搭載するメモ
リの大規模化に供い、メモリ論理検証パタンを多く必要
となり、ＬＳＩテスタ上に読み込むことが出来なくなる
場合が予想される。更に、模大なメモリ論理検証パター
ンでは、テスト時間が長くなり、生産性の低下につなが
る。又、メモリの規模が大きくなり、ビット数やワード
数等が多くなると、全ビット、全アドレスを指定する信
号線を外部信号端子として設けなければならなくなり、
設計段階で端子の制限を受けてしまうという欠点がある
。

本発明の目的は、前記欠点が解決され、論理検証がすみ
やかに行えるようにした半導体集積回路装置を提供する
ことにある。

〔課題を解決するための手段〕

本発明の半導体集積回路装置の構成は、半導体集積回路
素子上のメモリが、外部信号端子としてテスト信号端子
、パリティ信号端子、テスト終了信号端子を有する故障
検圧試験回路を備えていることを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例の半導体集積回路装置のブロ
ック図である。第１図において、本実施例は、テスト信
号端子１．パリティ信号端子２゜テスト終了信号端子３
．入力データ発生回路５゜アドレス発生回路６．出力デ
ータ発生回路７．比較回路８．メモリ１０．３個のセレ
クタ４とを含み、構成され、入力データ１０．アドレス
テータ１２が入力され、出力データ１１が出力される。

テストモードとして使用する場合、テスト信号端子１の
信号を切り換えることで、アドレス発生回路６から発生
させたアドレス信号をメモリ　（ＲＡＭ）１０のアドレ
ス信号線９に供給し、アドレス毎に入力データ発生回路
５によって発生したデータをメモリ１０内に書き込ませ
る。次に出力データ発生回路７で発生させた読み出され
るべきデータと、ＲＡＭの比カデータとを比較回路８で
比較し、不一致であれは、パリティ信号端子２にパリテ
ィ信号を出力させることによって、良品、不良品の判断
が可能である。

書き込み、読み出しのすべての論理検証が終わると、ア
ドレス発生回路６よりテスト終了信号を出力させて次の
試験に移る。

前述したような回路構成により、テスト信号端子１．パ
リティ信号端子２．テスト終了信号端子３の３端子でメ
モリ１０部の論理検証が行なえる。

本実施例は、通常モードとテストモートとを切り変える
テスト信号端子１と、各アドレス線。

データ線にデータを供給する回路と、メモリ１０部の論
理検証の結果を出力する端子３を有している。

〔発明の効果〕

以上説明したように、本発明は、メモリ本体が故障検出
回路を有することにより、大幅な論理検証パタンの短縮
が計られ、特にＬＳＩテスタに読み込めなくなるという
可能性を回避することができ、生産性の向上につながる
という効果がある。

また本発明は、特にメモリの規模が大きくなっても、テ
スト信号端子、パリティ信号端子、テスト終了信号端子
の３端子だけで論理検証が行えるので、設計段階で端子
の制限を軽減できるという効果もある。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体集積回路装置を示す
ブロック図である。 １・・・・・・テスト信号端子、２・・・・・・パリテ
ィ信号端子、３・・・・・・テスト終了信号端子、４・
・・・・・セレクタ、５・・・・・・入力データ発生回
路、６・・・・・・アドレス発生回路、７・・・・・・
出力データ発生回路、８・・・・・・比較回路、９・・
・・・・アドレス線、１０・・・・・・メモリ。 代理人　弁理士　　内　原　　　晋

Claims (1)

【特許請求の範囲】
1. 半導体集積回路素子上のメモリが、外部信号端子として
   テスト信号端子、パリテイ信号端子、テスト終了信号端
   子を有する故障検出試験回路を備えていることを特徴と
   する半導体集積回路装置。