KR20020024532A - 메모리 어레이 셀프-테스트용 컴파일가능한 어드레스 크기비교기 - Google Patents

메모리 어레이 셀프-테스트용 컴파일가능한 어드레스 크기비교기 Download PDF

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Abstract

본 발명은 컴파일가능한 BIST 회로의 복잡한 구성을 요구하지 않고서도 BIST 유연성을 향상시키는 방법 및 장치를 제공한다. 또한, 본 발명은 단일의 BIST를 사용하여 상이한 크기의 복수의 메모리 어레이를 테스트하는 능력을 제공한다. 본 발명의 바람직한 실시예는 컴파일가능한 어드레스 크기 비교기를 제공하여, BIST 제어기를 주문제작할 필요없이 상이한 크기의 메모리 어레이의 BIST 테스트를 용이하게 한다. 바람직한 실시예의 컴파일가능한 어드레스 크기 비교기는 ASIC의 컴파일가능한 메모리 어레이 내에서 컴파일되므로, BIST 제어기 자체가 컴파일가능할 필요없이 단일의 BIST 제어기가 복수의 크기의 메모리 어레이를 테스트할 수 있다. 바람직한 실시예에서,BIST가 메모리 내에 존재하지 않는 어드레스를 테스트하려고 시도할 때에, 컴파일가능한 어드레스 크기 비교기가 BIST로부터의 셀프-테스트 신호를 오버라이드한다. 이로써, BIST는 존재하지 않는 어드레스들로의 기입이 방지되고, 이들 어드레스로부터 에러 신호를 수신하지 않는다. 따라서, BIST 제어기는 그 특정 크기에 상관없이 메모리 어레이를 테스트할 수 있다. 또한, 단일의 BIST 제어기는 ASIC에서 상이한 크기의 복수의 메모리 어레이를 테스트하는 데 사용될 수 있으므로, 장치의 복잡도가 감소된다.

Description

메모리 어레이 셀프-테스트용 컴파일가능한 어드레스 크기 비교기{COMPILABLE ADDRESS MAGNITUDE COMPARATOR FOR MEMORY ARRAY SELF-TESTING}
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 메모리 어레이용 셀프-테스트 장치에 관한 것이다.
현대의 전자기술의 확산은 대부분 집적 회로의 개발에 기인한다. 주문형 집적 회로(ASIC)는 특정 태스크를 수행하여 고객의 응용의 요구를 충족시키도록 설계된 논리 회로 및 메모리 회로의 집합이다. ASIC 설계는 논리 함수를 미리 설계되고 미리 검증된 일군의 논리 회로에 매핑함으로써 실리콘 다이 상에서 구현된다. 이들 회로는 가장 단순한 기능에서부터 코어(core)라 불리는 고도로 복잡한 회로에까지 이른다. 코어는 전형적으로 디지털 신호 프로세서(DSP), ARM(advanced RISC machines) 마이크로프로세서, 이더넷 기능, 또는 주변요소 상호접속(PCI) 제어기와 같은 고수준 산업표준 기능이다. 특정 설계를 염두에 두고 있다면, 고객은 코어를 빌딩 블럭으로 이용하여 ASIC 설계를 신속히 조립할 수 있다.
더 흔히 사용되는 코어 중 하나는 ASIC에서 사용하기 위해 메모리 어레이를 제공하는 코어이다. 전형적으로, 메모리 코어는 컴파일가능하도록 설계된다. 즉 메모리 어레이의 파라미터는 특정 설계의 요건을 충족하도록 주문제작될 수 있다. 전형적으로, 컴파일가능한(compilable) 메모리 코어는 설계에 있어 워드 수 및 워드 폭 등의 파라미터를 특정할 수 있게 한다. 또한, 컴파일가능한 메모리 어레이 코어는 전형적으로 설계자가 디코드 옵션 및 다른 파라미터를 특정할 수 있게 한다. 따라서, 하나의 ASIC 메모리 어레이 코어는 다양한 응용을 위한 메모리 구조를 제공할 수 있다.
현대의 메모리 어레이는 통상 제조후 메모리 어레이의 테스트를 용이하게 하도록 설계된 셀프-테스트 회로를 포함한다. 전형적으로 BIST(built-in-self-test) 제어기라 칭하는 이들 장치는 상기 메모리 코어에 셀프-테스트 수행 능력을 제공하여 메모리내의 어느 셀이 적절히 기능하고 있는지를 결정한다. 전형적으로, 이 BIST 제어기는, 어레이내의 각 메모리 셀에 기입하고 나서 이 셀들로부터 판독하는 단계를 포함하는 테스트 패턴 라우팅 수행 능력을 제공하여, 어느 셀이 적절히 동작하는지를 결정한다. 특히, BIST 제어기는 정의된 패턴을 메모리에 기입하고, 이 데이터를 어레이로부터 다시 판독한다. 그 후 판독 데이터는 메모리 어레이에 의해 예상 데이터와 비교되고, RAM은 승인(pass)/장애(fail) 신호를 다시 전송한다. 그 후 BIST는 승인/장애를 기록하고, 이 정보를 이용하여 ASIC 내에 내장된 메모리가 기능적인지의 여부를 결정한다.
ASIC 설계에서 종래의 BIST 제어기를 사용하는 데에는 중대한 제한이 있다.먼저, 종래에는 BIST 제어기를 컴파일가능한 메모리 어레이에 적용하는 것이 어려웠다. 특히, 상이한 크기로 컴파일될 수 있는 메모리 어레이를 효과적으로 테스트할 수 있는 컴파일가능한 BIST 제어기를 설계하는 것이 어려웠다. 전형적으로, 상이한 크기의 메모리 어레이와 함께 동작하도록 컴파일가능한 BIST 제어기 설계는 매우 어려웠고, ASIC의 설계 및 제조가 상당히 복잡하였다.
종래의 해결책에서 직면한 다른 어려움은, 종래의 BIST 제어기는 ASIC 상의 상이한 크기의 복수의 메모리 어레이를 테스트할 수 없다는 점이다. 예를 들어, ASIC 설계가 각각이 상이한 워드수 또는 상이한 디코드 옵션을 갖는 두개의 상이한 메모리 어레이를 필요로 하면, ASIC는 전형적으로 두개의 상이한 BIST 제어기를 필요로 할 것이다. 이는 특정 크기의 메모리 어레이를 정확하게 테스트하기 위해 BIST 제어기에 의해 요구된 특정화의 직접적인 결과였다. 예를 들면, 1k 워드를 갖는 메모리 어레이(즉, 1k × 16 어레이)를 테스트하도록 컴파일된 BIST 제어기는 2k 워드를 갖는 어레이(즉, 2k × 16 어레이)를 테스트할 수 없었다. 또한, 4:1 디코드 옵션으로 메모리 어레이를 테스트하도록 컴파일된 BIST 제어기는 8:1 디코드 옵션으로 컴파일된 메모리 어레이를 테스트할 수 없을 것이다.
이러한 제한의 이유는, BIST 제어기가 메모리 어레이의 실제 디멘전의 외부의 어드레스를 테스트하려 할 때에 테스트 에러가 발생할 것이라는 점 때문이다. 특히, 존재하지 않는 메모리 어드레스로의 기입을 BIST 제어기가 시도하면, 어레이 내의 다른 미지의 위치에 대신 기입할 가능성이 높을 것이고, 따라서 그 메모리 어레이 내의 데이터를 파괴할 것이다. 또한, 존재하지 않는 메모리 어드레스로부터판독을 BIST 제어기가 시도할 때, 어레이 내의 임의의 어드레스를 대신 판독할 가능성이 높아, 유효한 비교를 하는 것이 불가능해진다.
이를 극복하기 위해, 종래의 해결책은, ASIC 내의 각종 크기의 메모리 어레이에 대해 상이한 BIST 제어기를 갖는, 복수의 BIST 제어기를 필요로 하였다. 그런데, 이러한 해결책은, 복수의 BIST 제어기를 구비함으로써 ASIC에서 사용된 과도한 칩영역 때문에 바람직하지 않다.
따라서, 컴파일가능한 BIST 회로가 이렇게 복잡해지지 않고서도 증가된 BIST 유연성을 제공하는 방법 및 장치가 필요하다. 또한, 단일의 BIST를 사용하여 상이한 크기의 복수의 메모리 어레이를 테스트하는 능력이 필요하다.
본 발명은 컴파일가능한 BIST 회로를 복잡하게 구성할 필요없이 BIST 유연성을 향상시키는 방법 및 장치를 제공한다. 또한, 본 발명은 단일의 BIST를 이용하여 상이한 크기의 복수의 메모리 어레이를 테스트하는 능력을 제공한다. 본 발명의 바람직한 실시예는 컴파일가능한 어드레스 크기 비교기를 제공하여, BIST 제어기를 주문제작할 필요없이 상이한 크기의 메모리 어레이의 BIST 테스트를 용이하게 한다. 바람직한 실시예의 컴파일가능한 어드레스 크기 비교기는 ASIC의 컴파일가능한 메모리 어레이 내에서 컴파일되므로, BIST 제어기 자체가 컴파일가능할 필요없이 단일의 BIST 제어기가 복수의 크기의 메모리 어레이를 테스트할 수 있다. 바람직한 실시예에서, 컴파일가능한 크기 어드레스 비교기는, 메모리에 존재하지 않는 어드레스를 BIST가 테스트하려 할 때에, BIST로부터의 셀프-테스트 신호를 오버라이드(override)한다. 이로써, BIST는 존재하지 않는 어드레스에 기입하는 것이 방지되고, 그 어드레스로부터 에러 신호를 수신하지 않는다. 따라서, BIST 제어기는 특정 크기에 상관없이 메모리 어레이를 테스트할 수 있다. 또한, 단일의 BIST 제어기가 ASIC 내의 상이한 크기의 복수의 메모리 어레이를 테스트하는 데 사용될 수 있어서, 장치의 복잡도가 경감된다.
최선의 바람직한 실시예에서, 컴파일가능한 어드레스 크기 비교기는 컴파일가능한 메모리 어레이의 일부를 구성한다. 따라서, 메모리 어레이가 ASIC에 부가될 때, 어드레스 크기 비교기는 메모리 어레이의 일부로서 포함되어 BIST 제어기와 인터페이스한다.
본 발명의 상기 및 다른 목적, 특징, 및 장점은, 첨부도면을 참조하여, 이하의 본 발명의 바람직한 실시예에 대한 상세한 설명으로부터 명백해질 것이다.
도 1은 바람직한 실시예에 따른 ASIC의 개략도.
도 2는 컴파일가능한 어드레스 크기 비교기 및 BIST 제어기의 개략도.
도 3은 전형적인 컴파일가능한 어드레스 크기 비교기의 개략도.
도 4는 전형적인 컴파일가능한 어드레스 크기 비교기의 개략도.
도 5는 전형적인 열 비교기의 개략도.
도 6은 본 발명의 바람직한 실시예에 따른 컴파일가능한 행 비교기의 개략도.
도 7 내지 도 10은 본 발명의 바람직한 실시예에 따른 컴파일가능한 논리 블럭의 개략도.
도 11 내지 도 12는 바람직한 컴파일가능한 어드레스 크기 비교기를 상이한 유형의 메모리 어레이 및 BIST 제어기와 조합하여 이용하는 방법을 도시한 회로도.
<도면의 주요부분에 대한 부호의 간단한 설명>
100 : ASIC 일부
102, 104 : 컴파일가능한 메모리 어레이
106, 108, 300 : 컴파일가능한 어드레스 크기 비교기
107 : 데이터 출력 비교기
110 : BIST 제어기
302 : 행 비교기
304 : 열 비교기
602 : 컴파일가능한 비교기
902 : 셀프-테스트 판독/기입
이하, 첨부도면을 참조하여, 본 발명의 바람직한 실시예에 대해 설명하기로 한다. 도면에서, 동일한 참조번호는 동일한 구성요소를 가리킨다.
본 발명은 컴파일가능한 BIST 제어회로를 복잡하게 구성할 필요없이 BIST 유연성을 향상시키는 방법 및 장치를 제공한다. 또한, 본 발명은 단일의 BIST 제어기를 이용하여 상이한 크기의 복수의 메모리 어레이를 테스트하는 능력을 제공한다. 본 발명의 바람직한 실시예는, 컴파일가능한 어드레스 크기 비교기를 제공하여, BIST 제어기를 주문제작할 필요없이 상이한 크기의 메모리 어레이의 BIST 테스트를 용이하게 한다. 바람직한 실시예의 컴파일가능한 어드레스 크기 비교기는ASIC의 컴파일가능한 메모리 어레이 내에서 컴파일되므로, BIST 제어기 자체가 컴파일가능할 필요없이 단일의 BIST 제어기가 복수의 크기의 메모리 어레이를 테스트할 수 있다. 바람직한 실시예에서, 컴파일가능한 크기 어드레스 비교기는, BIST가 메모리에 존재하지 않는 어드레스를 테스트하려 할 때에 BIST로부터의 셀프-테스트 신호를 오버라이드한다. 이로써, BIST는 존재하지 않는 어드레스에 기입하는 것이 방지되고, 그 어드레스로부터 에러 신호를 수신하지 않는다. 따라서, BIST 제어기는 특정 크기에 관계없이 메모리 어레이를 테스트할 수 있다. 또한, 단일의 BIST 제어기는 ASIC 내의 상이한 크기의 복수의 메모리 어레이를 테스트하는 데 사용될 수 있어, 장치의 복잡도가 경감된다.
최선의 바람직한 실시예에서, 컴파일가능한 어드레스 크기 비교기는 컴파일가능한 메모리 어레이의 일부를 구성한다. 따라서, 메모리 어레이가 ASIC에 부가될 때, 어드레스 크기 비교기가 각 메모리 어레이의 일부로서 부가되어 BIST 제어기와 인터페이스한다. 특히, ASIC의 설계동안 컴파일가능한 어드레스 크기 비교기는 각 컴파일가능한 메모리와 함께 부가되고, 각 컴파일가능한 어드레스 크기 비교기는 그 대응하는 메모리 어레이에 대한 최대 유효 어드레스에 대응하는 컴파일된 최대 어드레스에 대해 테스트한다. 이와 같이 설계되고 구현됨에 따라, 각 컴파일가능한 어드레스 크기 비교기는 그 대응하는 메모리 어레이의 최대 어드레스를 알고 있어서, BIST가 범위외의 어드레스를 테스트하려 할 때에 테스트를 오버라이드하는 데 사용될 수 있다.
메모리 어레이 설계는 전형적으로 행 및 열로 설계된 2차원의 어드레스 공간을 사용한다. 이에 따라, 어드레스 필드는 행 어드레스 및 열 어드레스로 분할되고, 디코드 옵션은 열의 수를 특정한다. 특히, 컴파일 프로세스 동안, 3개의 기본 파라미터가 컴파일러 내부로 입력되어 메모리 어레이 구조, 워드 수, 워드 폭, 및 디코드 옵션을 결정한다. 이와 동일한 파라미터는 또한 상기 대응하는 컴파일가능한 어드레스 크기 비교기에 의해 사용된 컴파일된 최대 어드레스를 결정하는 데 사용될 수 있다.
도 1을 참조하면, ASIC의 일부가 본 발명의 바람직한 일 실시예에 따라 개략적으로 도시된다. 구체적으로, 도 1은 두개의 컴파일가능한 메모리 어레이, BIST 제어기, 및 두개의 컴파일가능한 어드레스 크기 비교기를 포함하는 ASIC 일부(100)를 도시한다. 전형적인 ASIC에서 흔히 발견되는 많은 세부 접속 또는 많은 다른 장치는 도 1에 도시되어 있지 않다. 바람직한 실시예에 따르면, 컴파일가능한 어드레스 크기 비교기는 각 메모리 어레이 내에 포함된다. 테스트 동안, BIST 제어기는 다음과 같이 각 어레이 내의 각 메모리 셀을 테스트한다. 먼저, BIST 제어기는 어레이의 일부를 기입한다. 그 후 BIST 제어기는 메모리 어레이에게 그 패턴을 다시 판독하라고 지시하고, 그 부분에 저장될 것으로 예상하는 것을 메모리 어레이에게 알린다. 메모리 어레이는 판독값을 이 예상값과 비교하고, 승인/장애 신호를 다시 전송하는데, BIST 제어기는 임의의 장애를 기록한다. 이런 식으로 전체 메모리 어레이를 테스트함으로써, BIST 제어기는 메모리 어레이가 적절히 기능하는지의 여부를 결정할 수 있다.
본 발명의 바람직한 실시예에서, 각 컴파일가능한 어드레스 크기 비교기는셀프-테스트 동안에 그 대응하는 메모리 어레이에 대한 어드레스 신호를 인터셉트하고, 이 어드레스 신호를 그 대응하는 메모리 어레이에 대한 컴파일된 최대 어드레스와 비교한다. 인터셉트된 어드레스가 컴파일된 최대 어드레스 이하이면, BIST 제어기에 의해 개시된 셀프-테스트 동작이 계속된다. 인터셉트된 어드레스가 컴파일된 최대 어드레스보다 크면, 컴파일가능한 어드레스 크기 비교기는 셀프-테스트 동작을 오버라이드한다. 특히, 셀프-테스트 기입 동작 동안, 어드레스 크기 비교기는 테스트 패턴이 범위외(out-of-range) 어드레스에 기입되는 것을 방지한다. 또한, 셀프-테스트 판독 동작 동안, 컴파일된 어드레스 크기 비교기는 장애 신호가 범위외 어드레스에 대해 BIST로 다시 제공되는 것을 방지한다.
컴파일가능한 어드레스 크기 비교기는 BIST 제어기가 범위외 어드레스를 테스트하려고 시도하는 상황을 처리하므로, 특정 크기의 메모리 어레이에 대해 BIST 제어기 자체를 주문제작할 필요가 없다. 이 특징은 또한 BIST 제어기가 상이한 크기의 메모리 어레이를 테스트하는 데 사용되게 한다. 구체적으로 말하면, 필요한 것은 가장 큰 컴파일가능한 메모리 어레이 옵션을 테스트하도록 설계된 BIST 제어기이다.
예를 들면, 도시된 실시예에서, 컴파일가능한 메모리 어레이(102)는 2048 워드/4:1 디코드 옵션 메모리 어레이를 포함할 수 있고, 컴파일가능한 메모리 어레이(104)는 1024 워드/8:1 디코드 옵션을 포함할 수 있다. 이 예에서는, 컴파일가능한 어드레스 크기 비교기는, 설계 동안, 비교기(106)에 대한 컴파일된 최대 어드레스가 행 디멘전으로는 512이고, 열 디멘전으로 4이며, 비교기(108)에 대한컴파일된 최대 어드레스가 행 디멘전으로는 128, 열 디멘전으로 8이 되도록 컴파일될 것이다. 이로써, 유일한 BIST 제어기 요건은 양 메모리 어레이를 충분히 테스트할 수 있도록 커야 한다는 것이다. 이로써, 512 행 및 8 열을 테스트할 수 있을 것을 필요로 할 것이다.
그 후, 테스트 동안, BIST 제어기(110)가 범위외 어드레스(행 또는 열 디멘전으로)를 테스트하려고 시도할 때, 대응하는 비교기는 이 시도되는 테스트를 방지할 것이다. 즉 이 대응하는 비교기는 테스트 동안 데이터가 어레이로 기입되는 것을 방지하고 장애 신호가 셀프-테스트 데이터 출력 비교기에 의해 생성되는 것을 방지할 것이다. 따라서, BIST 제어기(110)는 그 각각의 디멘전에 대한 구체적인 지식없이 양 메모리 어레이를 테스트하는 데 사용될 수 있다.
도 2를 참조하면, 컴파일가능한 어드레스 크기 비교기 및 BIST 제어기가 더 상세히 도시되어 장치 사이의 상호작용을 잘 보여준다. 특히, 도 2는 BIST 제어기(110)가 셀프-테스트 어드레스 신호를 메모리 어레이에 제공하는 방법을 보여준다. 통상의 동작 동안, 기능 어드레스는 메모리 어레이로 데이터를 저장하고 메모리 어레이로부터 데이터를 검색하는 데 사용된다. 셀프-테스트 동안, 기능 어드레스는 BIST 제어기에 의해 제공된 셀프-테스트 어드레스로 대체된다. 따라서 BIST 제어기는 메모리 어레이 내의 각 어드레스에 기입한다. 그 후 셀프-테스트 데이터는 메모리 어레이로부터 판독되고, 데이터 출력 비교기(107)에 의해 예상값과 비교된다. 그 후 데이터 출력 비교기(107)는 각 메모리 어드레스에 대해 BIST 제어기로 승인/장애 신호를 다시 출력한다. 따라서, BIST 제어기는 메모리 어레이내의 각 어드레스를 테스트할 수 있다.
본 발명의 바람직한 실시예에서, 셀프-테스트 어드레스는 컴파일가능한 어드레스 크기 비교기(106) 및 메모리 어레이 자체 양측에 제공된다. 따라서, 컴파일가능한 어드레스 크기 비교기(106)는 입력되는 셀프-테스트 어드레스를 테스트하여 이 어드레스가 범위외인지를 결정할 수 있다. 컴파일가능한 어드레스 크기 비교기(106)가 셀프-테스트 어드레스가 범위내인 것으로 결정하면, 셀프-테스트 동작이 진행된다. 컴파일가능한 어드레스 크기 비교기(106)가 이 어드레스가 범위외인 것으로 결정하면, 셀프-테스트 동작이 변경된다. 특히, 어드레스가 범위외이면, AGTC(address A Greater Than address C) 신호가 데이터 출력 비교기(107)에 제공된다. 이는 셀프-테스트 데이터 출력 비교를 방지하고 따라서 잘못된 장애가 BIST 제어기로 전송되는 것을 방지한다. AGTC 신호는 또한 범위외 어드레스에 대해 셀프-테스트 기입 동작을 막기 위해 메모리 어레이에서 사용된다.
도 3을 참조하면, 전형적인 컴파일가능한 어드레스 크기 비교기(300)가 더 상세히 도시된다. 도시된 컴파일가능한 어드레스 크기 비교기(300)는 비교기의 동작을 설명하기 위해 사용될 것이다. 그러나, 추후 더 상세히 설명되는 바와 같이, 대부분의 경우에, 비교기(300)의 구현은 원하는 응용에 따라 단순화될 것이다. 컴파일가능한 어드레스 크기 비교기(300)는 입력되는 셀프-테스트 행 어드레스를 비교하는 행 비교기(302), 및 입력되는 셀프-테스트 열 어드레스를 비교하는 열 비교기(304)를 포함하고, 이중 어느 한 어드레스가 컴파일된 최대 어드레스를 초과할 때에 범위외 신호를 생성한다.
컴파일가능한 어드레스 크기 비교기(300)는 복수의 셀프-테스트 어드레스 입력 A(0)-A(14) 및 복수의 컴파일된 최대 어드레스 C(0)-C(14)를 포함한다. 도시된 예에서, 입력 0-9는 행 어드레스에 대응하고, 입력 10-14는 열 어드레스에 대응한다. 따라서, 도시된 컴파일가능한 어드레스 크기 비교기(300)는 최대 1024 행 및 32 열을 갖는 메모리 어레이에 대해 사용될 수 있다. 물론, 컴파일가능한 어드레스 크기 비교기(300)는 응용의 특정 요구에 따라 더 많은 또는 더 적은 능력으로 용이하게 구현될 수 있다.
동작시, 행 비교기(302)는 셀프-테스트 동안 A(0)-A(9) 상의 입력되는 셀프-테스트 행 어드레스를 C(0)-C(9) 상의 컴파일된 최대 행 어드레스와 비교한다. 마찬가지로, 열 비교기(304)는 A(10)-A(14) 상의 입력되는 셀프-테스트 열 어드레스를 C(10)-C(14) 상의 컴파일된 최대 열 어드레스와 비교한다. 입력되는 행 어드레스가 컴파일된 최대 행 어드레스보다 더 크면, "행 AGTC" 신호가 생성된다. 마찬가지로, 입력되는 열 어드레스가 컴파일된 최대 열 어드레스보다 더 크면, "열 AGTC" 신호가 생성된다. 이 중 어느 하나의 신호가 생성되면, 입력되는 어드레스는 범위외이고, 범위외 신호가 생성된다.
상술한 바와 같이, 최대 어드레스 값은 이들이 대응하는 메모리 어레이의 최대 어드레스 값에 대응하도록 ASIC의 설계동안 설정된다. 따라서, 컴파일된 메모리 어레이를 생성할 때, 컴파일러는 입력 C(0)-C(14)에 대한 값을 대응하는 메모리 어레이의 크기에 따라 하이(high) 또는 로우(low)로 설정한다.
예를 들어, 512 행 및 4 열을 갖는 대응하는 메모리 어레이를 가정해 본다.이때 최대 유효 행 어드레스는 511일 것이고, 최대 유효 열 어드레스는 3일 것이다. 511은 이진수 0111111111로 변환되므로, 컴파일러는 입력 C(9)를 0으로 하고, 입력 C(8)-C(0)을 1로 할 것이다. 마찬가지로, 3개의 열은 이진수 00011로 변환되므로, 컴파일러는 입력 C(14)-C(12)를 0으로 하고, 입력 C(11) 및 C(10)을 1로 할 것이다. 이렇게 컴파일되고 구현됨에 따라, 511 보다 큰 임의의 행 어드레스는 "행 AGTC" 신호를 생성할 것이고, 3 보다 큰 임의의 열 어드레스는 "열 AGTC" 신호를 생성할 것이며, 이들 신호 중 어느 하나는 범위외 신호를 트리거할 것이다.
행 비교기(302) 및 열 비교기(304)는 임의의 적절한 비교기를 사용하여 구현될 수 있다. 또한, 추후 설명되는 바와 같이, 행 비교기(302) 및 열 비교기(304)의 구현은 특정 응용에 더 잘 적합하도록 수정될 수 있고, 최대 유연성을 위해 그 자신이 컴파일가능할 수 있다.
도 4를 참조하면, 전형적인 비교기(402)가 도시된다. 당업자에 의해 이해되는 바와 같이, 도시된 비교기(402)는 입력 A(0)-A(7)을 대응하는 입력 C(0)-C(7)과 비교하도록 한다. 또한, 비교기(402)는 추가의 입력을 부가하도록 확장되거나 더 적은 입력을 갖도록 축소될 수 있음을 당업자는 이해할 것이다. 이와 같이, 비교기(402)와 유사한 비교 회로가 도 3에 도시된 행 비교기(302) 및 열 비교기(304) 모두에 대해 사용될 수 있다. 물론, 이는 본 발명의 바람직한 실시예를 구현하는 데 사용될 수 있는 많은 유형의 비교 회로의 일례일 뿐이다.
비교 회로가 특정 응용에 대해 수정될 수 있는 방법을 보여주는 일례로서, 몇몇 컴파일가능한 메모리 어레이는 정해진 최소의 세분성(granularity)에서의 행컴파일로 한정된다. 예를 들면, 주어진 컴파일가능한 메모리 어레이는 컴파일 증분당 16 행을 추가하는 것으로 제한될 수 있다. 16 행의 최소 세분성으로 어레이가 컴파일된 상태에서, 행 어드레스의 4개의 최하위 비트는 범위외 어드레스 검출과 무관한데, 그 이유는 이들 4개의 어드레스 비트의 임의의 조합은 범위내 및 범위외 행 어드레스값에 모두 존재할 것이기 때문이다. 도 4를 다시 참조하면, 이러한 컴파일가능한 메모리 어레이에 대해, 4개의 최하위 어드레스 비트는 무시될 수 있다. 따라서, 어드레스 비트 A(0)-A(3)는 무시될 수 있고, 비교기(402)는 4개 더 적은 입력을 수신하고 비교하도록 단순화된다.
도 5를 참조하면, 특정 응용에 사용될 수 있는 전형적인 열 비교기(502)가 도시된다. 특히, 열 비교기(502)는 대응하는 컴파일가능한 메모리 어레이가 4:1 디코드로 제한되는 데에 사용될 수 있다. 4:1 디코드에서는, 4 열이 있다. 4:1 디코드에서, 어드레스 비트 A(10) 및 A(11)가 모두 사용되고(즉, 모든 조합이 유효하다), 따라서 검사될 필요가 없다. 또한, 어드레스 신호 A(12)-A(14) 상의 임의의 하이 값은 범위외 열 어드레스를 나타낼 것이다. 따라서, 열 비교기는 사용되지 않는 어드레스 비트를 OR 게이트로 간단히 입력함으로써 4:1 디코드 메모리 어레이를 위해 구현될 수 있다.
물론, 이 구현은 다른 디코드 옵션으로 작업하도록 용이하게 변경될 수 있다. 구체적으로, 이 구현은 2의 제곱 디코드로 제한된 컴파일가능한 메모리 어레이와 함께 동작하도록 용이하게 변경될 수 있다. 2의 제곱 디코드로 한정된 메모리 어레이에서, 열의 수는 2의 제곱 수, 즉 2, 4, 8, 16, 32 등으로 한정된다. 따라서, 컴파일가능한 열 비교기는 간단히 변화하는 수의 입력을 OR 게이트에 제공하고, 범위외 열 어드레스 신호를 입력으로서 OR 게이트에 부가함으로써 제공될 수 있다. 예를 들면, 컴파일러는 셀프-테스트 어드레스 A(13)-A(14)에 접속된 입력을 갖는 2 입력 OR 게이트를 사용함으로써 8:1 디코드를 위한 열 비교기를 구현할 수 있다.
도 6을 참조하면, 바람직한 실시예의 컴파일가능한 비교기(602)의 구현이 개략적으로 도시된다. 비교기(602)가 행 어드레스 비교기에 대해 도시되었지만, 열 어드레스 비교기에도 적용될 수 있다. 컴파일가능한 비교기(602)는 모듈러 설계- 컴파일가능한 논리 블럭을 선택적으로 대체함으로써 상이한 메모리 어레이 디멘전이 처리될 수 있슴 -를 이용함으로써 향상된 유연성을 제공한다. 구체적으로, 컴파일가능한 비교기(602)는, 도 7 내지 도 10에 도시된 바와 같이, 컴파일가능한 논리 블럭 COMP00, COMP01, COMP10, 및 COMP11을 비교기(602) 내로 선택적으로 대체함으로써 상이한 응용에 대해 컴파일될 수 있다. 컴파일러는 대응하는 컴파일된 메모리 어레이 내의 행의 수에 기초하여 상기 논리 블럭 중 어느 것을 대체할 것인지를 선택한다. 구체적으로, 입력된 어드레스 값 (An+1, An)에 대응하는 컴파일된 최대 어드레스값 (Cn+1, Cn)이 모두 0이면, COMP00이 사용된다. 입력된 어드레스값 (An+1, An)에 대응하는 컴파일된 최대 어드레스값 (Cn+1, Cn)이 각각 0과 1이면, COMP01이 사용된다. 입력된 어드레스값 (An+1, An)에 대응하는 컴파일된 최대 어드레스값 (Cn+1, Cn)이 각각 1과 0이면, COMP10이 사용된다. 마지막으로, 입력된 어드레스값 (An+1, An)에 대응하는 컴파일된 최대 어드레스값 (Cn+1, Cn)이 모두 1이면, COMP11이 사용된다.
예를 들어, 대응하는 메모리 어레이가 640 행을 가지면, 컴파일된 최대 행 어드레스는 639이다. 따라서 최대 행 어드레스는 이진수로 변환될 때에 1001111111이다. 최대 행 어드레스 내의 각 비트는 C(x) 값에 대응한다. 따라서, C(9)=1, C(8)=0, C(7)=0, 및 C(6)-C(0)=1이다. 따라서, A(5) 및 A(4)를 수신하는 COMPXX 박스는, 대응하는 컴파일된 최대 어드레스값 C(5) 및 C(4)가 모두 1일 때, 논리 블럭 COMP11로 대체될 것이다. 마찬가지로, A(7) 및 A(6)을 수신하는 COMPXX 박스는, C(7)=0 및 C(6)=1일 때, 논리 블럭 COMP01로 대체될 것이다. 마지막으로, 입력 A(9) 및 A(8)을 수신하는 COMPXX 박스는, C(9)=1 및 C(8)=0일 때, 논리 블럭 COMP10로 대체될 것이다. 이렇게 대체된 적절한 논리 블럭을 이용하여, 비교기(602)는 639 보다 큰 최대 행 어드레스에 대해 비교할 것이다.
상기 컴파일가능한 비교기(602)는, 행 컴파일이 컴파일 증분당 16 행을 추가하는 것으로 제한되는 응용에 대해 도시된 것에 주목한다. 상술한 바와 같이, 어레이가 16 행의 최소 세분성으로 제한될 때, 행 어드레스의 4개의 최하위 비트는 범위외 어드레스 검출과 무관한데, 그 이유는 이 4개의 어드레스 비트의 임의의 조합은 범위내 및 범위외 행 어드레스 값 모두에 존재할 것이기 때문이다. 이로써, 입력 A(0)-A(3)은 비교기(602)에서 무시된다. 그러나, 비교기(602)는 다른 응용을 위해 용이하게 변경될 수 있다. 예를 들면, 추가의 COMPXX 박스를 입력 A(2) 및 A(3)에 부가하고 이에 따라 추가의 논리를 확장함으로써 컴파일 증분당 4 행의 응용으로 확장될 수 있다. 따라서, 비교기는 폭넓은 범위의 메모리 어레이 컴파일설계에 적용하도록 용이하게 확장될 수 있다.
도 11 및 도 12를 참조하면, 상이한 유형의 메모리 어레이 및 BIST 제어기와 조합하여 바람직한 컴파일가능한 어드레스 크기 비교기를 이용하는 방법이 회로도로 도시된다. 구체적으로, 도 11은 컴파일가능한 어드레스 크기 비교기가 1 포트 메모리 어레이와 동작하는 데 사용될 수 있는 방벙을 도시하고, 도 12는 컴파일가능한 어드레스 크기 비교기가 2 포트 메모리 어레이와 동작하는 데 사용될 수 있는 방법을 도시한다. 양 구현은 동일한 일반적인 설계를 이용하는데, 즉, 범위외 셀프-테스트 어드레스가 검출될 때에 그 어드레스로의 기입이 방지되고, 장애 신호도 생성되는 것이 방지된다.
1 포트 메모리 어레이에서는, 단일의 셀프-테스트 판독/기입 신호가 메모리의 동작을 제어하는 데 사용된다. 도 11을 참조하면, 1 포트 어레이 설계를 위해, 셀프-테스트 판독/기입 신호는 컴파일가능한 어드레스 크기 비교기로부터 AGTC 신호를 수신하는 OR 게이트(902)를 통과한다. 셀프-테스트 판독/기입 신호는 BIST 제어기에 의해 제공되고, 하이(high)일 때에 메모리 어레이가 셀프-테스트 판독 동작을 수행하고 로우(low)일 때에 셀프-테스트 기입 동작을 수행하도록 지시하는 데 사용된다. OR 게이트(902)의 출력은 셀프-테스트 판독/기입 신호가 하이레벨 및/또는 AGTC가 하이레벨일 때마다 하이레벨이다. OR 게이트(902)의 출력이 하이레벨일 때에 셀프-테스트 판독 동작이 수행된다. 따라서, 범위외 어드레스가 컴파일가능한 어드레스 크기 비교기에 의해 검출될 때, 하이레벨 AGTC 신호가 OR 게이트에 제공되고, 따라서 이는 기입 대신에 판독이 일어나도록 강제한다. 달리 표현하면,불량 데이터가 유효 어드레스로부터 판독될 때에 장애가 발생될 수 있을 뿐이다.
또한, AGTC는 반전된 셀프-테스트 판독/기입 신호와 함께 OR 게이트(904)로 전달된다. OR 게이트(904)의 출력은 메모리 어레이 데이터 출력 비교기의 제2 스테이지에 접속된다. 이 경우, 하이레벨 AGTC 신호는, 상기 비교기로의 각 입력을 하이로 강제함으로써 장애 신호가 제2 스테이지 비교기에 의해 생성되는 것을 방지한다. 이는 제1 스테이지 데이터 비교기를 오버라이드하고 따라서 메모리 어레이로부터 무슨 데이터가 판독되는지에 상관없이 승인이 출력된다.
따라서, 하이레벨 AGTC 신호는, 범위외 어드레스에 대해 기입이 발생하는 것을 방지하고 또한 장애 신호가 이들 어드레스에 대해 생성되는 것을 방지하는 데 사용된다.
2 포트 메모리 어레이에서는, 별개의 셀프-테스트 판독 및 셀프-테스트 기입 신호가 메모리의 동작을 제어하는 데 사용된다. 도 12를 참조하면, 2 포트 메모리 어레이 설계를 위해, 셀프-테스트 기입 신호는 컴파일가능한 어드레스 크기 비교기로부터 반전 AGTC 신호도 수신하는 AND 게이트(912)를 통과한다. 셀프-테스트 기입 신호는 BIST 제어기에 의해 제공되고 하이레벨일 때에 메모리 어레이가 셀프-테스트 기입 동작을 수행하도록 지시하는 데 사용된다. AND 게이트(912)의 출력은 AGTC 신호가 하이레벨일 때에 하이레벨로 진행할 수 없고, AND 게이트(912) 출력이 하이레벨이 아니면 기입이 발생할 수 없다. 따라서, 기입은 AGTC가 로우레벨이 아니면 방지된다. 따라서, 범위외 어드레스가 컴파일가능한 어드레스 크기 비교기에 의해 검출될 때, 하이레벨 AGTC 신호가 제공되고 기입이 방지된다.
또한, AGTC는 반전된 셀프-테스트 판독 신호와 함께 OR 게이트(914)로 전달된다. 셀프-테스트 판독 신호는 BIST 제어기에 의해 제공되고 하일레벨일 때에 메모리 어레이가 셀프-테스트 판독 동작을 수행하도록 지시하는 데 사용된다. OR 게이트(914)의 출력은 셀프-테스트시에 사용된 메모리 어레이 데이터 출력의 제2 스테이지에 접속된다. 이 경우, 하이레벨 AGTC 신호는 상기 비교기로의 각 입력을 하이레벨로 강제함으로써 장애 신호가 제2 스테이지 비교기에 의해 생성되는 것을 방지한다. 이는 제1 스테이지 데이터 비교기를 오버라이드하고 따라서 승인이 출력된다.
따라서, 하이레벨 AGTC 신호는, 범위외 어드레스에 대해 기입이 발생하는 것을 방지하고 또한 장애 신호가 이들 신호에 대해 생성되는 것을 방지하는 데 사용된다.
본 발명의 바람직한 실시예는 1 및 2 포트 메모리 어레이를 포함하여 다양한 메모리 시스템에 적용될 수 있다.
본 발명이 그 바람직한 전형적인 실시예에 대해 특히 도시되고 설명되었지만, 본 발명의 사상 및 범위로부터 벗어남없이 형태 및 세부사항에 있어서 다양한 변경이 이루어질 수 있음은 당업자에게 이해될 것이다. 또한 다양한 도체가 도면에서 단일 선으로 도시되었지만, 이는 제한하는 의미로 그렇게 도시한 것이 아니며, 당해 기술분야에서 이해되는 바와 같이, 복수의 도체를 포함할 수 있음이 이해될 것이다. 또한 본 발명의 사상은 다른 반도체 기술(예컨대, BiCMOS, 바이폴라, SOI(silicon on insulator), SiGe(silicon germanium))에 적용가능함이 이해될 것이다.
본 발명은 컴파일가능한 BIST 회로의 복잡한 구성을 필요로 하지 않고서도 BIST 유연성을 향상시키는 방법 및 장치를 제공한다. 또한, 본 발명은 단일의 BIST를 이용하여 상이한 크기의 복수의 메모리 어레이를 테스트하는 능력을 제공한다.

Claims (20)

  1. 컴파일가능한 어드레스 크기 비교기에 있어서,
    셀프-테스트 제어기로부터 셀프-테스트 어드레스를 수신하고, 상기 셀프-테스트 어드레스를 컴파일된 최대 어드레스와 비교하여,
    상기 셀프-테스트 어드레스가 상기 컴파일된 최대 어드레스를 초과하면, 상기 컴파일가능한 어드레스 크기 비교기는 상기 셀프-테스트 어드레스에 대응하는 메모리의 테스트를 방지하는 컴파일가능한 어드레스 크기 비교기.
  2. 제1항에 있어서,
    상기 컴파일가능한 어드레스 크기 비교기는, 셀프-테스트 행 어드레스를 비교하는 행 비교기와, 셀프-테스트 열 어드레스를 비교하는 열 비교기를 포함하는 컴파일가능한 어드레스 크기 비교기.
  3. 제1항에 있어서,
    상기 컴파일된 최대 어드레스는 최대 행 어드레스 및 최대 열 어드레스를 포함하는 컴파일가능한 어드레스 크기 비교기.
  4. 제1항에 있어서,
    상기 컴파일가능한 어드레스 크기 비교기는 기입 동작 대신에 판독 동작을강제함으로써 메모리의 테스트를 방지하는 컴파일가능한 어드레스 크기 비교기.
  5. 제4항에 있어서,
    상기 컴파일가능한 어드레스 크기 비교기는 메모리 승인(memory pass)을 강제함으로써 메모리의 테스트를 방지하는 컴파일가능한 어드레스 크기 비교기.
  6. 제1항에 있어서,
    상기 컴파일가능한 어드레스 크기 비교기는 주문형 집적 회로(ASIC) 내의 컴파일가능한 메모리 어레이의 일부로서 포함되는 컴파일가능한 어드레스 크기 비교기.
  7. 컴파일가능한 어드레스 크기 비교기에 있어서,
    셀프-테스트 어드레스의 행 부분을 대응 메모리 어레이내의 최대 유효 행 어드레스에 대응하는 컴파일된 최대 행 어드레스와 비교하는 행 비교기와,
    셀프-테스트 어드레스의 열 부분을 대응 메모리 어레이내의 최대 유효 열 어드레스에 대응하는 컴파일된 최대 열 어드레스와 비교하는 열 비교기
    를 포함하고,
    상기 컴파일가능한 어드레스 크기 비교기는, 상기 셀프-테스트 어드레스의 행 부분이 상기 대응하는 최대 유효 행 어드레스를 초과하거나, 상기 셀프-테스트 어드레스의 열 부분이 상기 대응하는 최대 유효 열 어드레스를 초과하면, 상기 대응하는 메모리의 셀프-테스트 동작을 변경(modify)하는 컴파일가능한 어드레스 크기 비교기.
  8. 제7항에 있어서,
    상기 컴파일가능한 어드레스 크기 비교기는 기입 동작 대신에 판독 동작을 강제함으로써 메모리의 테스트를 방지하는 컴파일가능한 어드레스 크기 비교기.
  9. 제7항에 있어서,
    상기 컴파일가능한 어드레스 크기 비교기는 대응하는 BIST(Built In Self Test) 제어기에서 메모리 승인을 강제함으로써 메모리의 테스트를 방지하는 컴파일가능한 어드레스 크기 비교기.
  10. 제7항에 있어서,
    상기 컴파일가능한 어드레스 크기 비교기는 주문형 집적 회로 내의 컴파일가능한 메모리 어레이의 일부로서 포함되는 컴파일가능한 어드레스 크기 비교기.
  11. 제7항에 있어서,
    상기 행 비교기는 각각이 상기 컴파일된 최대 어드레스의 일부에 대응하는 복수의 논리 블럭으로부터 선택된 하나 이상의 논리 블럭을 포함하고, 상기 복수의 논리 블럭 중 하나를 선택함으로써, 상기 컴파일가능한 어드레스 크기 비교기가 상기 대응하는 메모리 어레이의 상기 컴파일된 최대 어드레스에 대해 테스트하는 컴파일가능한 어드레스 크기 비교기.
  12. 주문형 집적 회로(ASIC)에 있어서,
    메모리 어레이와,
    상기 메모리 어레이를 테스트하는 BIST(Built In Self Test) 제어기와,
    상기 BIST 제어기로부터 셀프-테스트 어드레스를 수신하고, 상기 수신된 어드레스를 상기 메모리 어레이에 대한 최대 유효 어드레스에 대응하는 컴파일된 최대 어드레스와 비교하는 컴파일가능한 어드레스 크기 비교기
    를 포함하고,
    상기 컴파일가능한 어드레스 크기 비교기는, 상기 셀프-테스트 어드레스가 상기 컴파일된 최대 어드레스를 초과하면, 상기 BIST 제어기가 상기 셀프-테스트 어드레스에 대응하는 메모리 장소를 테스트하는 것을 방지하는 주문형 집적 회로.
  13. 제12항에 있어서,
    상기 컴파일가능한 어드레스 크기 비교기는, 셀프-테스트 행 어드레스를 비교하는 행 비교기 및 셀프-테스트 열 어드레스를 비교하는 열 비교기를 포함하는 주문형 집적 회로.
  14. 제13항에 있어서,
    상기 컴파일된 최대 어드레스는 최대 행 어드레스 및 최대 열 어드레스를 포함하는 주문형 집적 회로.
  15. 제12항에 있어서,
    상기 컴파일가능한 어드레스 크기 비교기는 기입 동작 대신에 판독 동작을 강제함으로써 메모리의 테스트를 방지하는 주문형 집적 회로.
  16. 제15항에 있어서,
    상기 컴파일가능한 어드레스 크기 비교기는 메모리 승인을 강제함으로써 메모리의 테스트를 방지하는 주문형 집적 회로.
  17. 제12항에 있어서,
    제2 메모리 어레이;
    상기 BIST 제어기로부터 셀프-테스트 어드레스를 수신하고, 상기 수신된 셀프-테스트 어드레스를 상기 제2 메모리 어레이에 대한 최대 유효 어드레스에 대응하는 제2 컴파일된 최대 어드레스와 비교하는 제2 컴파일가능한 어드레스 크기 비교기
    를 더 포함하고,
    상기 제2 컴파일가능한 어드레스 크기 비교기는 상기 셀프-테스트 어드레스가 상기 제2 컴파일된 최대 어드레스를 초과하면, 상기 BIST 제어기가 상기 셀프-테스트 어드레스에 대응하는 상기 제2 메모리 어레이내의 메모리 장소를 테스트하는 것을 방지하는 주문형 집적 회로.
  18. 제17항에 있어서,
    상기 제2 메모리 어레이는 상기 제1 메모리 어레이와는 상이한 크기를 갖는 주문형 집적 회로.
  19. 제17항에 있어서,
    상기 제2 메모리 어레이는 상기 제1 메모리 어레이와는 상이한 디코드를 갖는 주문형 집적 회로.
  20. 제12항에 있어서,
    상기 컴파일가능한 어드레스 크기 비교기는 상기 컴파일된 최대 어드레스에 따라 복수의 컴파일가능한 논리 블럭을 선택적으로 대체함으로써 컴파일가능한 주문형 집적 회로.
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Publication number Priority date Publication date Assignee Title
US6658610B1 (en) * 2000-09-25 2003-12-02 International Business Machines Corporation Compilable address magnitude comparator for memory array self-testing
US20020174394A1 (en) * 2001-05-16 2002-11-21 Ledford James S. External control of algorithm execution in a built-in self-test circuit and method therefor
US7184916B2 (en) * 2003-05-20 2007-02-27 Cray Inc. Apparatus and method for testing memory cards
US7320100B2 (en) * 2003-05-20 2008-01-15 Cray Inc. Apparatus and method for memory with bit swapping on the fly and testing
US7213122B2 (en) * 2004-04-02 2007-05-01 International Business Machines Corporation Controlling the generation and selection of addresses to be used in a verification environment
US7231621B1 (en) 2004-04-30 2007-06-12 Xilinx, Inc. Speed verification of an embedded processor in a programmable logic device
US7269805B1 (en) 2004-04-30 2007-09-11 Xilinx, Inc. Testing of an integrated circuit having an embedded processor
DE102004038421A1 (de) * 2004-07-30 2006-03-23 Paul Hartmann Ag Vorrichtung zum Bestimmen von Parametern von insbesondere therapeutischen Kompressionsmaßnahmen an Gliedmaßen
EP1624465A1 (en) * 2004-08-06 2006-02-08 STMicroelectronics S.r.l. Programmable multi-mode built-in self-test and self-repair structure for embedded memory arrays
US9183114B2 (en) * 2005-12-27 2015-11-10 International Business Machines Corporation Error detection on the stack
US7757141B2 (en) * 2008-03-26 2010-07-13 International Business Machines Corporation Automatically extensible addressing for shared array built-in self-test (ABIST) circuitry
KR101873526B1 (ko) * 2011-06-09 2018-07-02 삼성전자주식회사 에러 정정회로를 구비한 온 칩 데이터 스크러빙 장치 및 방법
US9310426B2 (en) 2012-09-25 2016-04-12 Globalfoundries Inc. On-going reliability monitoring of integrated circuit chips in the field
US8914688B2 (en) 2012-11-27 2014-12-16 International Business Machines Corporation System and method of reducing test time via address aware BIST circuitry
TWI620190B (zh) 2016-12-27 2018-04-01 財團法人工業技術研究院 記憶體控制電路與記憶體測試方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4939694A (en) * 1986-11-03 1990-07-03 Hewlett-Packard Company Defect tolerant self-testing self-repairing memory system
JPH0770240B2 (ja) 1990-12-27 1995-07-31 株式会社東芝 半導体集積回路
GB2252576B (en) * 1991-02-06 1994-07-27 Anderson Group Plc Mining machine
JPH04362755A (ja) 1991-06-10 1992-12-15 Nec Corp 共用型拡張記憶試験方式
EP0632380A1 (en) * 1993-06-30 1995-01-04 International Business Machines Corporation A circuit allowing a two-pass fuse blow to memory chips combining abist and redundancy capabilities
US5646948A (en) * 1993-09-03 1997-07-08 Advantest Corporation Apparatus for concurrently testing a plurality of semiconductor memories in parallel
DE69505806T2 (de) 1994-04-29 1999-05-12 Texas Instruments Inc., Dallas, Tex. Verfahren und vorrichtung zur prüfung eines speichers mit einer parallelen block-schreib-operation
US5535164A (en) * 1995-03-03 1996-07-09 International Business Machines Corporation BIST tester for multiple memories
US5563833A (en) * 1995-03-03 1996-10-08 International Business Machines Corporation Using one memory to supply addresses to an associated memory during testing
AU5029896A (en) 1995-03-31 1996-10-16 Intel Corporation Memory testing in a multiple processor computer system
US5689466A (en) 1995-04-07 1997-11-18 National Semiconductor Corporation Built in self test (BIST) for multiple RAMs
US5675545A (en) 1995-09-08 1997-10-07 Ambit Design Systems, Inc. Method of forming a database that defines an integrated circuit memory with built in test circuitry
US5719879A (en) 1995-12-21 1998-02-17 International Business Machines Corporation Scan-bypass architecture without additional external latches
KR0172347B1 (ko) 1995-12-23 1999-03-30 김광호 반도체 메모리장치의 병렬테스트 회로
US5835502A (en) 1996-06-28 1998-11-10 International Business Machines Corporation Method and apparatus for handling variable data word widths and array depths in a serial shared abist scheme
US5796745A (en) * 1996-07-19 1998-08-18 International Business Machines Corporation Memory array built-in self test circuit for testing multi-port memory arrays
US5974579A (en) * 1996-09-03 1999-10-26 Credence Systems Corporation Efficient built-in self test for embedded memories with differing address spaces
US6011748A (en) * 1996-10-03 2000-01-04 Credence Systems Corporation Method and apparatus for built-in self test of integrated circuits providing for separate row and column addresses
JPH10162600A (ja) * 1996-11-26 1998-06-19 Mitsubishi Electric Corp テスト機能内蔵半導体記憶装置
US5963566A (en) * 1996-12-18 1999-10-05 Lsi Logic Corporation Application specific integrated circuit chip and method of testing same
US5961653A (en) * 1997-02-19 1999-10-05 International Business Machines Corporation Processor based BIST for an embedded memory
KR19990069337A (ko) * 1998-02-06 1999-09-06 윤종용 복합 반도체 메모리장치의자기 테스트 회로 및 이를 이용한 자기 테스트 방법
US6351789B1 (en) * 1998-05-29 2002-02-26 Via-Cyrix, Inc. Built-in self-test circuit and method for validating an associative data array
TW411463B (en) * 1998-06-23 2000-11-11 Nat Science Council Built-in self test for multiple memories in a chip
JP2000030483A (ja) * 1998-07-15 2000-01-28 Mitsubishi Electric Corp 大規模メモリ用ｂｉｓｔ回路
KR100589532B1 (ko) * 1998-08-21 2006-06-13 크레던스 시스템스 코포레이션 집적 회로의 내장형 자체 시험 방법 및 장치
US6249889B1 (en) * 1998-10-13 2001-06-19 Advantest Corp. Method and structure for testing embedded memories
US6728910B1 (en) * 2000-09-20 2004-04-27 Lsi Logic Corporation Memory testing for built-in self-repair system
US6658610B1 (en) * 2000-09-25 2003-12-02 International Business Machines Corporation Compilable address magnitude comparator for memory array self-testing

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