JPS622397B2 - - Google Patents
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- Publication number
- JPS622397B2 JPS622397B2 JP23889285A JP23889285A JPS622397B2 JP S622397 B2 JPS622397 B2 JP S622397B2 JP 23889285 A JP23889285 A JP 23889285A JP 23889285 A JP23889285 A JP 23889285A JP S622397 B2 JPS622397 B2 JP S622397B2
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- JP
- Japan
- Prior art keywords
- terminal
- memory
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- test
- circuit
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- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 5
- 230000004044 response Effects 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に係り、特に読み出し専用
メモリ（以下ROMと略す）のコード内容を拡散
工程で使用するマスクで切り換えるマスクROM
製品においてそのコード内容の違いを外部端子で
識別する方法に関する。
メモリ（以下ROMと略す）のコード内容を拡散
工程で使用するマスクで切り換えるマスクROM
製品においてそのコード内容の違いを外部端子で
識別する方法に関する。
従来は、製品として完成したマスク・リード・
オンリ・メモリ（マスクROM）（製造者側が製造
工程でメモリに記憶させたもので、PROMとは対
照的なもの）製品の種類をコード内容の違いで識
別する方法は簡単ではなかつた。つまりマスク
ROMを生産する時に、良品か不良品かを識別す
るのに使用するコード内容に対応したテストパタ
ンを、大規模なLSIテスタで検出する方法即ち期
待出力と実際の出力とを照合する方法のみであつ
たため、簡単に識別する事が困難であつた。
オンリ・メモリ（マスクROM）（製造者側が製造
工程でメモリに記憶させたもので、PROMとは対
照的なもの）製品の種類をコード内容の違いで識
別する方法は簡単ではなかつた。つまりマスク
ROMを生産する時に、良品か不良品かを識別す
るのに使用するコード内容に対応したテストパタ
ンを、大規模なLSIテスタで検出する方法即ち期
待出力と実際の出力とを照合する方法のみであつ
たため、簡単に識別する事が困難であつた。
そこで本発明は、電源端子に単に電源電圧を印
加するだけの状態即ちROM本体は動作をしてい
ない状態、換言すればダイナミツクでなくスタテ
イツク（直流的）な状態で、外部端子の電圧レベ
ルをチエツクしてマスクROM製品の種類の識別
を簡単に行なうことを目的とするものである。
加するだけの状態即ちROM本体は動作をしてい
ない状態、換言すればダイナミツクでなくスタテ
イツク（直流的）な状態で、外部端子の電圧レベ
ルをチエツクしてマスクROM製品の種類の識別
を簡単に行なうことを目的とするものである。
本発明の特徴は、リード・オンリ・メモリと、
該リード・オンリ・メモリを機能させて信号を取
り出すための複数の外部端子と、該リード・オン
リ・メモリの種類を識別するためのテスト回路等
を含む半導体装置において、前記複数の外部端子
の総数のうち、前記種類を識別するに必要なビツ
ト数だけ該外部端子を用意し、該外部端子の各々
に前記テスト回路からの信号により“０”又は
“１”の論理出力が出るように設計されている点
等にある。
該リード・オンリ・メモリを機能させて信号を取
り出すための複数の外部端子と、該リード・オン
リ・メモリの種類を識別するためのテスト回路等
を含む半導体装置において、前記複数の外部端子
の総数のうち、前記種類を識別するに必要なビツ
ト数だけ該外部端子を用意し、該外部端子の各々
に前記テスト回路からの信号により“０”又は
“１”の論理出力が出るように設計されている点
等にある。
次に図面を参照して本発明を詳細に説明する。
第１図に本考案の一実施例の回路図を示す。こ
の回路は、切換え回路Ｕ１、テスト回路Ｕ２、内
部の回路へ接続されている内部端子Ｔ１、製品の
外部へ出ている外部端子Ｔ２等を有し、端子Ｔ２
は実際の製品の入力端子又は出力端子である。こ
の他に、テスト信号を入力するための入力端子Ｔ
３があり、信号線Ｌ４で切換え回路Ｕ１及びテス
ト回路Ｕ２に接続されている。例えば12ピンの半
導体装置では、合計12ピンの外部端子のうち、８
ピンの外部端子の各々に、テスト回路Ｕ２と切換
え回路Ｕ１とが設けられる。この場合、８ピンを
８ビツトに対応させる。各ピンが、“０”レベル
を示すか、“１”レベルを示すかを検出する。各
ピンの論理レベルの配列状態を知ることにより、
ROMコードの識別が可能である。
の回路は、切換え回路Ｕ１、テスト回路Ｕ２、内
部の回路へ接続されている内部端子Ｔ１、製品の
外部へ出ている外部端子Ｔ２等を有し、端子Ｔ２
は実際の製品の入力端子又は出力端子である。こ
の他に、テスト信号を入力するための入力端子Ｔ
３があり、信号線Ｌ４で切換え回路Ｕ１及びテス
ト回路Ｕ２に接続されている。例えば12ピンの半
導体装置では、合計12ピンの外部端子のうち、８
ピンの外部端子の各々に、テスト回路Ｕ２と切換
え回路Ｕ１とが設けられる。この場合、８ピンを
８ビツトに対応させる。各ピンが、“０”レベル
を示すか、“１”レベルを示すかを検出する。各
ピンの論理レベルの配列状態を知ることにより、
ROMコードの識別が可能である。
いま、テスト端子Ｔ３にテスト信号例えば電源
電圧を加えると、切換え回路Ｕ１が信号線Ｌ２と
信号線Ｌ３とを接続する。信号線Ｌ１と信号線３
は離れる。テスト回路Ｕ２は、ROMコードの識
別番号に応じて、拡散で使用するものと同一のマ
スクで製造されたもので、信号線Ｌ２の電圧レベ
ルがハイレベル又はローレベルになるように、あ
らかじめ決められている。
電圧を加えると、切換え回路Ｕ１が信号線Ｌ２と
信号線Ｌ３とを接続する。信号線Ｌ１と信号線３
は離れる。テスト回路Ｕ２は、ROMコードの識
別番号に応じて、拡散で使用するものと同一のマ
スクで製造されたもので、信号線Ｌ２の電圧レベ
ルがハイレベル又はローレベルになるように、あ
らかじめ決められている。
ROMコードを識別する必要のないいわゆる製
品本来の使用状態は、テスト端子Ｔ３にテスト信
号は印加しない。その場合は、信号線Ｌ１と信号
線Ｌ３が接続され、端子Ｔ１から外部端子Ｔ２に
信号が伝達されるか、又は外部端子Ｔ２から内部
端子Ｔ１に信号が伝達される。テスト回路Ｕ２は
この状態では電力を消費しないように電流の経路
を断つ。例えば、テスト回路Ｕ２は、端子Ｔ３に
印加した電圧で作動状態にする。従来の外部端子
のうち必要数の外部端子即ちROMコードを識別
するのに必要なビツト数だけの入力端子又は出力
端子を、第１図の回路のようにする。実際の使用
状態では、全く製品の機能に影響しない。
品本来の使用状態は、テスト端子Ｔ３にテスト信
号は印加しない。その場合は、信号線Ｌ１と信号
線Ｌ３が接続され、端子Ｔ１から外部端子Ｔ２に
信号が伝達されるか、又は外部端子Ｔ２から内部
端子Ｔ１に信号が伝達される。テスト回路Ｕ２は
この状態では電力を消費しないように電流の経路
を断つ。例えば、テスト回路Ｕ２は、端子Ｔ３に
印加した電圧で作動状態にする。従来の外部端子
のうち必要数の外部端子即ちROMコードを識別
するのに必要なビツト数だけの入力端子又は出力
端子を、第１図の回路のようにする。実際の使用
状態では、全く製品の機能に影響しない。
第２図は第１図で示したテスト回路Ｕ２の一実
施例である。テスト状態では、信号線Ｌ４のテス
ト信号により閉じ、通常状態では開くスイツチＳ
１が電源＋Ｖと抵抗Ｒの間に接続されている。ス
イツチＳ２はマスクROMコードを切換える同じ
マスクで、スイツチの開閉はあらかじめ決められ
ている。スイツチＳ２は抵抗Ｒとグランドとの間
に接続されている。スイツチＳ１はトランジスタ
やスイツチ等が考えられる。テスト状態でスイツ
チＳ１が閉じている。いま拡散マスクでスイツチ
Ｓ２が開ならば、信号線Ｌ２の電圧レベルはハイ
レベル、閉ならばローレベルとなる。このレベル
は、切換え回路Ｕ１を通して、外部端子Ｔ２で観
測される。通常の使用状態ではスイツチＳ１が開
いているので電力は消費しない。
施例である。テスト状態では、信号線Ｌ４のテス
ト信号により閉じ、通常状態では開くスイツチＳ
１が電源＋Ｖと抵抗Ｒの間に接続されている。ス
イツチＳ２はマスクROMコードを切換える同じ
マスクで、スイツチの開閉はあらかじめ決められ
ている。スイツチＳ２は抵抗Ｒとグランドとの間
に接続されている。スイツチＳ１はトランジスタ
やスイツチ等が考えられる。テスト状態でスイツ
チＳ１が閉じている。いま拡散マスクでスイツチ
Ｓ２が開ならば、信号線Ｌ２の電圧レベルはハイ
レベル、閉ならばローレベルとなる。このレベル
は、切換え回路Ｕ１を通して、外部端子Ｔ２で観
測される。通常の使用状態ではスイツチＳ１が開
いているので電力は消費しない。
以上のように、本発明によれば、拡散工程に使
用するマスクで読み出し専用メモリの情報を切換
える製品（マスクROM）に於いて、該同一マス
クでROMコード識別情報を変更可能で、該情報
を識別する時のみ、通常使用している外部端子に
予め決められた該識別情報を時間的に変化しない
電圧レベルで出力する事が可能となる。
用するマスクで読み出し専用メモリの情報を切換
える製品（マスクROM）に於いて、該同一マス
クでROMコード識別情報を変更可能で、該情報
を識別する時のみ、通常使用している外部端子に
予め決められた該識別情報を時間的に変化しない
電圧レベルで出力する事が可能となる。
以上の説明で明らかな如く、本発明によれば
ROMコード識別番号を簡単な装置で区別する事
が出来るので作業能率が極めて高くなる。
ROMコード識別番号を簡単な装置で区別する事
が出来るので作業能率が極めて高くなる。
第１図は入力端子及び出力端子にリード・オン
リ・メモリ（ROM）コード識別回路を接続した
本発明の一実施例のブロツク図で、第２図は第１
図のテスト回路を詳しく説明した回路図である。 尚図において、Ｌ１……内部配線、Ｌ２……テ
スト回路出力端子配線、Ｌ３……外部端子配線、
Ｌ４……テスト端子配線、Ｕ１……切換え回路、
Ｕ２……テスト回路、Ｔ１……内部端子、Ｔ２…
…外部端子、Ｔ３……テスト端子、Ｓ１……第１
のスイツチ、Ｓ２……第２のスイツチ。
リ・メモリ（ROM）コード識別回路を接続した
本発明の一実施例のブロツク図で、第２図は第１
図のテスト回路を詳しく説明した回路図である。 尚図において、Ｌ１……内部配線、Ｌ２……テ
スト回路出力端子配線、Ｌ３……外部端子配線、
Ｌ４……テスト端子配線、Ｕ１……切換え回路、
Ｕ２……テスト回路、Ｔ１……内部端子、Ｔ２…
…外部端子、Ｔ３……テスト端子、Ｓ１……第１
のスイツチ、Ｓ２……第２のスイツチ。
Claims (1)
- １ リード・オンリ・メモリと、該リード・オン
リ・メモリを制御して読み出しを得るための複数
の外部端子を有する半導体装置において、リー
ド・オンリ・メモリと同時に開閉状態が決定され
ているスイツチ手段と、外部から制御信号を受け
る手段と、該制御信号に応答して該スイツチ手段
に電源を印加してリード・オンリ・メモリの識別
信号を生成せしめる制御回路と、該制御信号に応
答して前記識別信号を前記外部端子の少なくとも
１つに出力する接続回路とを備え、該制御信号が
存在しないときは該スイツチ手段には電源が遮断
され、かつ前記少なくとも１つの外部端子への前
記識別信号の出力を切り離して前記少くとも１つ
の外部端子を入力端子または出力端子として動作
させることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60238892A JPS6192498A (ja) | 1985-10-25 | 1985-10-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60238892A JPS6192498A (ja) | 1985-10-25 | 1985-10-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6192498A JPS6192498A (ja) | 1986-05-10 |
| JPS622397B2 true JPS622397B2 (ja) | 1987-01-19 |
Family
ID=17036816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60238892A Granted JPS6192498A (ja) | 1985-10-25 | 1985-10-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6192498A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50144348A (ja) * | 1974-05-09 | 1975-11-20 |
-
1985
- 1985-10-25 JP JP60238892A patent/JPS6192498A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50144348A (ja) * | 1974-05-09 | 1975-11-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6192498A (ja) | 1986-05-10 |
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