JP3928908B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に多様な機能を区分するための識別回路を有する半導体装置及びその機能識別方法に関する。
【０００２】
【従来の技術】
半導体装置の開発が加速する中で半導体装置の機能が益々多様化している。そのため、この多様な機能を識別するために識別回路が必要になっている。識別回路により確認された半導体装置の機能は、半導体装置を内蔵したパッケージの上部に特定の符号を用いて表示されたりする。半導体装置の使用者は、この特定の符号を見て半導体装置の機能を判別し、その機能に合わせて半導体装置を利用する。
【０００３】
識別回路を具備する半導体装置が米国特許第4480199号に開示されている。この米国特許第4480199号によると、従来の識別回路を具備する半導体装置は、１つのパッドに１つの識別回路を具備しており、これにより１つの機能を示す。従って、様々な機能を表示するためには、幾つかのパッドに対して夫々識別回路を連結すべきである。このように従来の技術によると、半導体装置の機能が多様であればあるほど識別回路を連結するためのパッドの数を増やす必要があるので、半導体装置が大型化しコストが上昇する。また、逆の観点から考えると、従来の技術によると、半導体装置に備え得る機能の種類がパッドの数によって限定される。
【０００４】
【発明が解決しようとする課題】
本発明は、上記の背景に鑑みてなされたものであり、少数のパッドを利用して多様な機能を示し得る識別回路を具備する半導体装置を提供することを第１の目的とする。
【０００５】
また、本発明は、識別回路を具備する半導体装置の機能を識別するための半導体装置の機能識別方法を提供することを第２の目的とする。
【０００６】
【課題を解決するための手段】
上記の目的を達成するため、本発明に係る半導体装置は、第1端子、第2端子、電流制御部及び少なくとも１つのヒュージング回路を具備する。
【０００７】
前記電流制御部は多数個の電流制御回路を具備し、前記第1端子と第2端子との間に直列に連結され、所定の電圧が印加されると活性化されて電流が流れる。前記少なくとも１つのヒュージング回路は前記電流制御回路と並列に連結される。前記第1端子と前記第2端子に電圧差を印加し、その際の電流を感知することにより、当該半導体装置の機能を識別することができる。
【０００８】
前記他の目的を達成するため、本発明に係る半導体装置の機能識別方法は、第1及び第2端子と前記第1及び第2端子との間に直列に連結された多数個の電流制御回路と、前記電流制御回路に各々並列に連結され、導通状態において、対応する少なくとも１つの電流制御回路を短絡させる少なくとも１つのヒュージング回路とを具備し、前記少なくとも１つのヒュージング回路が導通状態であるか否かによって、多様な機能のうち特定の機能を示す半導体装置の機能識別方法において、前記少なくとも１つのヒュージング回路をプログラムして前記半導体装置の機能を示す情報を設定する選択的活性化段階と、前記第1端子と前記第2端子との間に各々多様な大きさの電圧を印加し、前記第1端子と前記第2端子との間に電流を流す臨界電圧を検出することによって、前記半導体装置の機能を識別する半導体装置の機能識別段階とを含む。
【０００９】
本発明によれば、パッドの数に限定されず多様な機能を有する半導体装置を設計することが可能になる。
【００１０】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。
【００１１】
図1は、本発明の実施の形態に係る識別回路を具備する半導体装置の概略的な回路図である。図1に示すように、本発明の実施の形態に係る識別回路を具備する半導体装置101は、第1及び第2端子111及び121、電流制御部140、第1乃至第3ヒュージング回路151乃至153、並びに内部回路131を具備する。
【００１２】
第1端子111と第2端子121は、外部からデータを入力するための入力パッド又は外部にデータを出力するための出力パッドである。この実施の形態では、第1端子111と第2端子121に印加される電圧差によって半導体装置101の機能を識別することができる。
【００１３】
内部回路131は、第1端子111と電気的に連結されている。内部回路131は、第1端子111を通じて外部からデータを入力したり、または第1端子111を通じて外部にデータを出力する。
【００１４】
電流制御部140は、第1乃至第4電流制御回路141乃至144を具備する。第1乃至第4電流制御回路141乃至144は、第1端子111と第2端子121との間に直列に連結されている。第1乃至第4電流制御回路141乃至144は、各々PMOSトランジスタを具備する。即ち、第1電流制御回路141は第1PMOSトランジスタ161を、第2電流制御回路142は第2PMOSトランジスタ162を、第3電流制御回路143は第3PMOSトランジスタ163を、第4電流制御回路144は第4PMOSトランジスタ164を具備する。なお、第1乃至第4電流制御回路141乃至144は、PMOSトランジスタの代わりに、例えばNMOSトランジスタで構成してもよい。
【００１５】
第1PMOSトランジスタ161のソースは第1端子111に連結されている。第2PMOSトランジスタ162のソースは第1PMOSトランジスタ161のゲートとドレインに連結されている。第3PMOSトランジスタ163のソースは第2PMOSトランジスタ162のゲートとドレインに連結されている。第4PMOSトランジスタ164のソースは第3PMOSトランジスタ163のゲートとドレインに連結されている。第4PMOSトランジスタ164のゲートとドレインは第2端子121に連結されている。
【００１６】
第1乃至第4PMOSトランジスタ161乃至164の各々ゲートとドレインを互い接続することにより、第1乃至第4PMOSトランジスタ161乃至164は、各々ダイオードとして機能する。ここで、第1乃至第4PMOSトランジスタ161乃至164の各々のゲートとドレインはダイオードのカソードに相当し、第1乃至第4PMOSトランジスタ161乃至164の各々のソースはダイオードのアノードに相当する。
【００１７】
従って、第1乃至第4PMOSトランジスタ161乃至164は、第1端子111に対しては順方向動作をし、第2端子121に対しては逆方向動作をする。即ち、第1端子111に印加される電圧が第2端子121に印加される電圧より各PMOSトランジスタのスレッショルド電圧の4倍より高いと、第1乃至第4PMOSトランジスタ161乃至164は全て活性化されるので、第1端子111から第2端子121に電流が流れる。
【００１８】
第1乃至第3ヒュージング回路151乃至153は、第2乃至第4電流制御回路142乃至144のうち少なくとも１つの電流制御回路と並列に連結されている。この実施の形態では、第1ヒュージング回路151は第4電流制御回路144と並列に連結され、第2ヒュージング回路152は第3及び第4電流制御回路143及び144と並列に連結され、第3ヒュージング回路153は第2乃至第4電流制御回路142乃至144と並列に連結されている。
【００１９】
従って、第1ヒュージング回路151が導通状態であれば第4電流制御回路144は短絡され、第2ヒュージング回路152が導通状態であれば第3及び第4電流制御回路143及び144が短絡され、第3ヒュージング回路153が導通状態であれば、第2乃至第4電流制御回路142乃至144は短絡される。第1乃至第3ヒュージング回路151乃至153の各々は、例えばレーザーにより切断されるレーザーヒューズを具備する。
【００２０】
図1に示す実施の形態では、半導体装置101は4つの機能を有し得る。ここで、第2端子121に電源電圧(3.3ボルト)が印加され、第1乃至第4PMOSトランジスタ161〜164の各スレッショルド電圧が0.7ボルトであるものと仮定する。
【００２１】
第１の機能は、第3ヒュージング回路153が導通状態である場合に対応する。この場合、第1及び第2ヒュージング回路151及び152は導通状態であるか否かは関係ない。第3ヒュージング回路153が導通状態である場合、第1端子111には4.0ボルト以上の電圧が印加されると電流制御部140に電流が流れる。第1端子111に印加される電圧は第1電流制御回路141で電圧降下を受けて第3ヒュージング回路153を介して第2端子121に伝達される。
【００２２】
第1端子111に印加される電圧が4.0ボルトである場合、この電圧は第2端子121に印加される電圧(3.3ボルト)よりもPMOSトランジスタのスレッショルド電圧(0.7ボルト)だけ高いので、第1PMOSトランジスタ161はターンオンされる。従って、第1端子111から第2端子121に電流が流れる。
【００２３】
第２の機能は、第3ヒュージング回路153が非導通状態（切断）であり、第2ヒュージング回路152が導通状態である場合に対応する。この場合、第1ヒュージング回路151が導通状態であるか否かは関係ない。この場合、第1端子111に(4.7)ボルト以上の電圧が印加されると電流制御部140に電流が流れる。第1端子111に印加される電圧は、第1電流制御回路141及び第2電流制御回路142で電圧降下を受けて第2ヒュージング回路152を介して第2端子121に伝達される。
【００２４】
第1端子111に印加される電圧が4.4ボルトである場合、この電圧は第2端子121に印加される電圧(3.3ボルト)よりPMOSトランジスタのスレッショルド電圧の2倍(1.4ボルト)だけ高いので、第1及び第2PMOSトランジスタ161が共にターンオンされる。従って、第1端子111から第2端子121に電流が流れる。
【００２５】
第３の機能は、第2及び第3ヒュージング回路152及び153が非導通状態であり、第2ヒュージング回路152が導通状態である場合に対応する。この場合、第1端子111には(5.4)ボルト以上の電圧が印加されると電流制御部140に電流が流れる。第1端子111に印加される電圧は、第1乃至第3電流制御回路141乃至143で電圧降下を受けて第1ヒュージング回路151を介して第2端子121に伝達される。
【００２６】
第1端子111に印加される電圧が(5.4)ボルトである場合、この電圧は第2端子121に印加される電圧(3.3ボルト)よりPMOSトランジスタのスレッショルド電圧の3倍(2.1ボルト)だけ高いので、第1乃至第3PMOSトランジスタ161乃至163は全てターンオンされる。従って、第1端子111から第2端子121に電流が流れる。
【００２７】
第４の機能は、第1及び第3ヒュージング回路151乃至153が全て非導通状態である場合に対応する。この場合、第1端子111には(6.1)ボルト以上の電圧が印加されると電流制御部140に電流が流れる。第1端子111に印加される電圧は、第1乃至第4電流制御回路141乃至144で電圧降下を受けて第2端子121に伝達される。
【００２８】
第1端子111に印加される電圧が(5.8)ボルトの場合、この電圧は第2端子121に印加される電圧(3.0ボルト)よりPMOSトランジスタのスレッショルド電圧の4倍(2.8ボルト)だけ高いので、第1及び第4PMOSトランジスタ161乃至164は全てターンオンされる。従って、第1端子111から第2端子121に電流が流れる。
【００２９】
ここで、第1ヒュージング回路151が第3電流制御回路143と並列に連結され、第2ヒュージング回路152が第2及び第3電流制御回路142及び143と並列に連結され、第3ヒュージング回路153が第1乃至第3電流制御回路141乃至143と並列に連結された場合においても、図1に示す回路と同様の機能を奏する。
【００３０】
また、第1ヒュージング回路151が第1電流制御回路141と並列に連結され、第2ヒュージング回路152が第1及び第2電流制御回路141及び142と並列に連結され、第3ヒュージング回路153が第1乃至第3電流制御回路141乃至143と並列に連結された場合においても、図1に示す回路と同様の機能を奏する。
【００３１】
また、第1ヒュージング回路151が第2電流制御回路142と並列に連結され、第2ヒュージング回路152が第2及び第3電流制御回路142及び143と並列に連結され、第3ヒュージング回路153が第2乃至第4電流制御回路142乃至144と並列に連結された場合においても、図1に示す回路と同様の機能を奏する。
【００３２】
図2は、第 1 の参考例に係る識別回路を具備する半導体装置の概略的な回路図である。図2に示すように、第 1 の参考例に係る識別回路を具備する半導体装置201は、第1及び第2端子211及び221、電流制御部240、第1乃至第3ヒュージング回路251乃至253、並びに内部回路231を具備する。電流制御部240は、第1乃至第4電流制御回路241乃至244を具備する。
【００３３】
図2に示す半導体装置201は、図1に示す半導体装置101と同一の構成要素を有するが、第1乃至第4電流制御回路241乃至244と第1乃至第3ヒュージング回路251乃至253との連結関係が異なる。従って、図1に示す実施の形態と重複する説明は省略し、第1乃至第4電流制御回路241乃至244と第1乃至第3ヒュージング回路251乃至253の連結関係についてのみ説明する。
【００３４】
第1乃至第3ヒュージング回路251乃至253は、各々第2乃至第4電流制御回路241乃至244と並列に連結されている。即ち、第1ヒュージング回路251は第4電流制御回路244と並列に連結され、第2ヒュージング回路252は第3電流制御回路243と並列に連結され、第3ヒュージング回路253は第2電流制御回路242と並列に連結される。従って、第1ヒュージング回路251が導通状態であれば第4電流制御回路244は短絡され、第2ヒュージング回路252が導通状態であれば第3電流制御回路243が短絡され、第3ヒュージング回路253が導通状態であれば第2電流制御回路242が短絡される。
【００３５】
ここで、例えば、第1ヒュージング回路251が第3電流制御回路241と並列に連結され、第2ヒュージング回路252が第2電流制御回路242と並列に連結され、第3ヒュージング回路253が第1電流制御回路241と並列に連結された場合においても、図2に示す回路と同様の機能を奏する。また、第1乃至第4電流制御回路241乃至244は、PMOSトランジスタの代わりに、例えばNMOSトランジスタで構成してもよい。
【００３６】
図3は、第 2 の参考例に係る識別回路を具備する半導体装置の概略的な回路図である。図3に示すように、第 2 の参考例に係る識別回路を具備する半導体装置301は、第1及び第2端子311及び321、電流制御部340、第1乃至第3ヒュージング回路351乃至353、並びに内部回路331を具備する。電流制御部340は、第1乃至第4電流制御回路341乃至344を具備する。
【００３７】
図3に示す半導体装置301は、図1に示す半導体装置101と同一の構成要素を有するが、第1乃至第4電流制御回路341乃至344と第1乃至第3ヒュージング回路351乃至353の連結関係が異なる。従って、図1に示す実施の形態と重複する説明は省略し、第1乃至第4電流制御回路341乃至344と第1乃至第3ヒュージング回路351乃至353との連結関係についてのみ説明する。
【００３８】
第1乃至第3ヒュージング回路351乃至353は、各々第2乃至第4電流制御回路341乃至344のうち少なくとも１つの電流制御回路と並列に連結される。この参考例では、第1ヒュージング回路351は第4電流制御回路344と並列に連結され、第2ヒュージング回路352は第3電流制御回路343と並列に連結され、第3ヒュージング回路353は第2及び第4電流制御回路342及び344と並列に連結されている。
【００３９】
従って、第1ヒュージング回路351が導通状態であれば第4電流制御回路344は短絡され、第2ヒュージング回路352が導通状態であれば第3電流制御回路343が短絡され、第3ヒュージング回路353が導通状態であれば第2乃至第4電流制御回路342乃至344が全て短絡される。
【００４０】
ここで、例えば、第1ヒュージング回路351が第2電流制御回路342と並列に連結され、第2ヒュージング回路352が第2電流制御回路343と並列に連結され、第3ヒュージング回路353が第2乃至第4電流制御回路342乃至344と並列に連結された場合においても、図3に示す回路と同様の機能を奏する。
【００４１】
また、例えば、第1ヒュージング回路351が第3電流制御回路343と並列に連結され、第2ヒュージング回路352が第2電流制御回路342と並列に連結され、第3ヒュージング回路353が第1乃至第3電流制御回路341乃至343と並列に連結された場合においても、図3に示す回路と同様の機能を奏する。
【００４２】
また、例えば、第1ヒュージング回路351が第1電流制御回路341と並列に連結され、第2ヒュージング回路352が第2電流制御回路342と並列に連結され、第3ヒュージング回路353が第1乃至第3電流制御回路341乃至343と並列に連結された場合においても、図3に示す回路と同様の機能を奏する。
【００４３】
また、第1乃至第4電流制御回路341乃至344は、PMOSトランジスタの代わりに、例えばNMOSトランジスタで構成してもよい。
【００４４】
以上のように、本発明の実施の形態及び第 1 及び第 2 の参考例によれば、第1乃至第3ヒュージング回路151乃至153、251乃至253、351乃至353の状態（導通、非導通）によって、半導体装置101、201、301は夫々４つの機能（識別情報）を示し得る。
【００４５】
図1乃至図3において、第1乃至第3ヒュージング回路151乃至153、251乃至253、351乃至353と、第1乃至第4電流制御回路141乃至144、241乃至244、341乃至344の数を増加させると、半導体装置101、201、301の機能（識別情報）数は増加し、第1乃至第3ヒュージング回路151乃至153、251乃至253、351乃至353と、第1乃至第4電流制御回路141乃至144、241乃至244、341乃至344の数を減少させると、半導体装置101、201、301の機能（識別情報）数は減少する。
【００４６】
例えば、2つの電流制御回路と１つのヒュージング回路だけを使用すると2つの機能を示し、3つの電流制御回路と2つのヒュージング回路を使用すると3つの機能を示し、5つの電流制御回路と4つのヒュージング回路を使用すると5つの機能を示し得る。
【００４７】
図4は、第 3 の参考例に係る識別回路を具備する半導体装置の概略的な回路図である。図4に示すように、第 3 の参考例に係る識別回路を具備する半導体装置401は、第1及び第2端子411及び421、電流制御部440、第1乃至第3ヒュージング回路451乃至453、並びに内部回路431を具備する。電流制御部440は、NMOSトランジスタ461乃至464を具備する。図4に示すように、NMOSトランジスタを採用した場合においても、例えば図2に示す回路と同様の機能を実現することができる。
【００４８】
図5は、第 4 の参考例に係る半導体装置の機能識別方法を説明するためのフローチャートである。図5に示すように、第 4 の参考例に係る半導体装置の機能識別方法は、ヒュージング回路の選択的活性化段階501及び半導体装置の機能識別段階511を含む。以下、図1に示す回路を一例として第４の参考例に係る半導体装置の機能識別方法を説明する。
【００４９】
ヒュージング回路の選択的活性化段階501では、第1乃至第3ヒュージング回路151乃至153の状態をプログラムする。図1に示す回路は４種類の識別情報を選択的に示すことができ、従って４つの機能を有し得る。
【００５０】
第１の機能は、第3ヒュージング回路153を導通状態に設定する場合に対応する。この場合、第2及び第3ヒュージング回路152及び153が導通状態であるか否かは関係ない。第２の機能は、第3ヒュージング回路153が非導通状態であり、第2ヒュージング回路152が導通状態である場合に対応する。この場合、第1ヒュージング回路151が導通状態であるか否かは関係ない。第３の機能は第2及び第3ヒュージング回路152及び153が非導通状態であり、第1ヒュージング回路152が導通状態である場合に対応する。第４の機能は、第1乃至第3ヒュージング回路151乃至153が全て非導通状態である場合に対応する。
【００５１】
半導体装置の機能識別段階511では、第1端子111と第2端子121との間に多様な大きさの電圧を順に印加し、第1端子111と第2端子121との間に電流を流す臨界電圧を検出することによって半導体装置101の機能を識別する。この際、例えば、第2端子121には半導体装置101の電源電圧Vccを印加し、第1端子111には電源電圧Vccより所定レベル以上高い電圧を印加して半導体装置101の機能を識別することができる。また、例えば、第2端子121に半導体装置101の接地電圧GNDを印加し、第1端子111に接地電圧GNDより所定レベル以上低い負電圧を印加して半導体装置101の機能を識別することもできる。
【００５２】
図1乃至図5に示す実施の形態及び参考例において、ヒュージング回路が導通状態であるとは、例えばヒュージング回路が具備するレーザーヒューズが切断されていない状態（活性化状態）を意味し、ヒュージング回路が非導通状態であるとは、例えばヒュージング回路が具備するレーザーヒューズが切断された状態（非活性化状態）を意味する。
【００５３】
本発明の好適な実施の形態によれば、半導体装置101のパッドのうち少数のパッドだけを利用した場合においても、半導体装置101に多様な機能を設定し、これを外部から識別することができる。また、この実施の形態によれば、少数のパッドだけを利用するのでパッドの数が少ない半導体装置であっても、半導体装置101に多様な機能を設定し、これを外部から識別することができる。
【００５４】
上記の実施の形態は、特許請求の範囲に記載された発明の範囲を限定することを意図するものではなく、説明の便宜にのみ供するものである。
【００５５】
【発明の効果】
本発明によれば、少数のパッドにより多様な機能を識別させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る識別回路を具備する半導体装置の概略的な回路図である。
【図２】第 1 の参考例に係る識別回路を具備する半導体装置の概略的な回路図である。
【図３】第 2 の参考例に係る識別回路を具備する半導体装置の概略的な回路図である。
【図４】第 3 の参考例に係る識別回路を具備する半導体装置の概略的な回路図である。
【図５】第 4 の参考例に係る半導体装置の機能識別方法を示すフローチャートである。
【発明の属する技術分野】
本発明は半導体装置に係り、特に多様な機能を区分するための識別回路を有する半導体装置及びその機能識別方法に関する。
【０００２】
【従来の技術】
半導体装置の開発が加速する中で半導体装置の機能が益々多様化している。そのため、この多様な機能を識別するために識別回路が必要になっている。識別回路により確認された半導体装置の機能は、半導体装置を内蔵したパッケージの上部に特定の符号を用いて表示されたりする。半導体装置の使用者は、この特定の符号を見て半導体装置の機能を判別し、その機能に合わせて半導体装置を利用する。
【０００３】
識別回路を具備する半導体装置が米国特許第4480199号に開示されている。この米国特許第4480199号によると、従来の識別回路を具備する半導体装置は、１つのパッドに１つの識別回路を具備しており、これにより１つの機能を示す。従って、様々な機能を表示するためには、幾つかのパッドに対して夫々識別回路を連結すべきである。このように従来の技術によると、半導体装置の機能が多様であればあるほど識別回路を連結するためのパッドの数を増やす必要があるので、半導体装置が大型化しコストが上昇する。また、逆の観点から考えると、従来の技術によると、半導体装置に備え得る機能の種類がパッドの数によって限定される。
【０００４】
【発明が解決しようとする課題】
本発明は、上記の背景に鑑みてなされたものであり、少数のパッドを利用して多様な機能を示し得る識別回路を具備する半導体装置を提供することを第１の目的とする。
【０００５】
また、本発明は、識別回路を具備する半導体装置の機能を識別するための半導体装置の機能識別方法を提供することを第２の目的とする。
【０００６】
【課題を解決するための手段】
上記の目的を達成するため、本発明に係る半導体装置は、第1端子、第2端子、電流制御部及び少なくとも１つのヒュージング回路を具備する。
【０００７】
前記電流制御部は多数個の電流制御回路を具備し、前記第1端子と第2端子との間に直列に連結され、所定の電圧が印加されると活性化されて電流が流れる。前記少なくとも１つのヒュージング回路は前記電流制御回路と並列に連結される。前記第1端子と前記第2端子に電圧差を印加し、その際の電流を感知することにより、当該半導体装置の機能を識別することができる。
【０００８】
前記他の目的を達成するため、本発明に係る半導体装置の機能識別方法は、第1及び第2端子と前記第1及び第2端子との間に直列に連結された多数個の電流制御回路と、前記電流制御回路に各々並列に連結され、導通状態において、対応する少なくとも１つの電流制御回路を短絡させる少なくとも１つのヒュージング回路とを具備し、前記少なくとも１つのヒュージング回路が導通状態であるか否かによって、多様な機能のうち特定の機能を示す半導体装置の機能識別方法において、前記少なくとも１つのヒュージング回路をプログラムして前記半導体装置の機能を示す情報を設定する選択的活性化段階と、前記第1端子と前記第2端子との間に各々多様な大きさの電圧を印加し、前記第1端子と前記第2端子との間に電流を流す臨界電圧を検出することによって、前記半導体装置の機能を識別する半導体装置の機能識別段階とを含む。
【０００９】
本発明によれば、パッドの数に限定されず多様な機能を有する半導体装置を設計することが可能になる。
【００１０】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。
【００１１】
図1は、本発明の実施の形態に係る識別回路を具備する半導体装置の概略的な回路図である。図1に示すように、本発明の実施の形態に係る識別回路を具備する半導体装置101は、第1及び第2端子111及び121、電流制御部140、第1乃至第3ヒュージング回路151乃至153、並びに内部回路131を具備する。
【００１２】
第1端子111と第2端子121は、外部からデータを入力するための入力パッド又は外部にデータを出力するための出力パッドである。この実施の形態では、第1端子111と第2端子121に印加される電圧差によって半導体装置101の機能を識別することができる。
【００１３】
内部回路131は、第1端子111と電気的に連結されている。内部回路131は、第1端子111を通じて外部からデータを入力したり、または第1端子111を通じて外部にデータを出力する。
【００１４】
電流制御部140は、第1乃至第4電流制御回路141乃至144を具備する。第1乃至第4電流制御回路141乃至144は、第1端子111と第2端子121との間に直列に連結されている。第1乃至第4電流制御回路141乃至144は、各々PMOSトランジスタを具備する。即ち、第1電流制御回路141は第1PMOSトランジスタ161を、第2電流制御回路142は第2PMOSトランジスタ162を、第3電流制御回路143は第3PMOSトランジスタ163を、第4電流制御回路144は第4PMOSトランジスタ164を具備する。なお、第1乃至第4電流制御回路141乃至144は、PMOSトランジスタの代わりに、例えばNMOSトランジスタで構成してもよい。
【００１５】
第1PMOSトランジスタ161のソースは第1端子111に連結されている。第2PMOSトランジスタ162のソースは第1PMOSトランジスタ161のゲートとドレインに連結されている。第3PMOSトランジスタ163のソースは第2PMOSトランジスタ162のゲートとドレインに連結されている。第4PMOSトランジスタ164のソースは第3PMOSトランジスタ163のゲートとドレインに連結されている。第4PMOSトランジスタ164のゲートとドレインは第2端子121に連結されている。
【００１６】
第1乃至第4PMOSトランジスタ161乃至164の各々ゲートとドレインを互い接続することにより、第1乃至第4PMOSトランジスタ161乃至164は、各々ダイオードとして機能する。ここで、第1乃至第4PMOSトランジスタ161乃至164の各々のゲートとドレインはダイオードのカソードに相当し、第1乃至第4PMOSトランジスタ161乃至164の各々のソースはダイオードのアノードに相当する。
【００１７】
従って、第1乃至第4PMOSトランジスタ161乃至164は、第1端子111に対しては順方向動作をし、第2端子121に対しては逆方向動作をする。即ち、第1端子111に印加される電圧が第2端子121に印加される電圧より各PMOSトランジスタのスレッショルド電圧の4倍より高いと、第1乃至第4PMOSトランジスタ161乃至164は全て活性化されるので、第1端子111から第2端子121に電流が流れる。
【００１８】
第1乃至第3ヒュージング回路151乃至153は、第2乃至第4電流制御回路142乃至144のうち少なくとも１つの電流制御回路と並列に連結されている。この実施の形態では、第1ヒュージング回路151は第4電流制御回路144と並列に連結され、第2ヒュージング回路152は第3及び第4電流制御回路143及び144と並列に連結され、第3ヒュージング回路153は第2乃至第4電流制御回路142乃至144と並列に連結されている。
【００１９】
従って、第1ヒュージング回路151が導通状態であれば第4電流制御回路144は短絡され、第2ヒュージング回路152が導通状態であれば第3及び第4電流制御回路143及び144が短絡され、第3ヒュージング回路153が導通状態であれば、第2乃至第4電流制御回路142乃至144は短絡される。第1乃至第3ヒュージング回路151乃至153の各々は、例えばレーザーにより切断されるレーザーヒューズを具備する。
【００２０】
図1に示す実施の形態では、半導体装置101は4つの機能を有し得る。ここで、第2端子121に電源電圧(3.3ボルト)が印加され、第1乃至第4PMOSトランジスタ161〜164の各スレッショルド電圧が0.7ボルトであるものと仮定する。
【００２１】
第１の機能は、第3ヒュージング回路153が導通状態である場合に対応する。この場合、第1及び第2ヒュージング回路151及び152は導通状態であるか否かは関係ない。第3ヒュージング回路153が導通状態である場合、第1端子111には4.0ボルト以上の電圧が印加されると電流制御部140に電流が流れる。第1端子111に印加される電圧は第1電流制御回路141で電圧降下を受けて第3ヒュージング回路153を介して第2端子121に伝達される。
【００２２】
第1端子111に印加される電圧が4.0ボルトである場合、この電圧は第2端子121に印加される電圧(3.3ボルト)よりもPMOSトランジスタのスレッショルド電圧(0.7ボルト)だけ高いので、第1PMOSトランジスタ161はターンオンされる。従って、第1端子111から第2端子121に電流が流れる。
【００２３】
第２の機能は、第3ヒュージング回路153が非導通状態（切断）であり、第2ヒュージング回路152が導通状態である場合に対応する。この場合、第1ヒュージング回路151が導通状態であるか否かは関係ない。この場合、第1端子111に(4.7)ボルト以上の電圧が印加されると電流制御部140に電流が流れる。第1端子111に印加される電圧は、第1電流制御回路141及び第2電流制御回路142で電圧降下を受けて第2ヒュージング回路152を介して第2端子121に伝達される。
【００２４】
第1端子111に印加される電圧が4.4ボルトである場合、この電圧は第2端子121に印加される電圧(3.3ボルト)よりPMOSトランジスタのスレッショルド電圧の2倍(1.4ボルト)だけ高いので、第1及び第2PMOSトランジスタ161が共にターンオンされる。従って、第1端子111から第2端子121に電流が流れる。
【００２５】
第３の機能は、第2及び第3ヒュージング回路152及び153が非導通状態であり、第2ヒュージング回路152が導通状態である場合に対応する。この場合、第1端子111には(5.4)ボルト以上の電圧が印加されると電流制御部140に電流が流れる。第1端子111に印加される電圧は、第1乃至第3電流制御回路141乃至143で電圧降下を受けて第1ヒュージング回路151を介して第2端子121に伝達される。
【００２６】
第1端子111に印加される電圧が(5.4)ボルトである場合、この電圧は第2端子121に印加される電圧(3.3ボルト)よりPMOSトランジスタのスレッショルド電圧の3倍(2.1ボルト)だけ高いので、第1乃至第3PMOSトランジスタ161乃至163は全てターンオンされる。従って、第1端子111から第2端子121に電流が流れる。
【００２７】
第４の機能は、第1及び第3ヒュージング回路151乃至153が全て非導通状態である場合に対応する。この場合、第1端子111には(6.1)ボルト以上の電圧が印加されると電流制御部140に電流が流れる。第1端子111に印加される電圧は、第1乃至第4電流制御回路141乃至144で電圧降下を受けて第2端子121に伝達される。
【００２８】
第1端子111に印加される電圧が(5.8)ボルトの場合、この電圧は第2端子121に印加される電圧(3.0ボルト)よりPMOSトランジスタのスレッショルド電圧の4倍(2.8ボルト)だけ高いので、第1及び第4PMOSトランジスタ161乃至164は全てターンオンされる。従って、第1端子111から第2端子121に電流が流れる。
【００２９】
ここで、第1ヒュージング回路151が第3電流制御回路143と並列に連結され、第2ヒュージング回路152が第2及び第3電流制御回路142及び143と並列に連結され、第3ヒュージング回路153が第1乃至第3電流制御回路141乃至143と並列に連結された場合においても、図1に示す回路と同様の機能を奏する。
【００３０】
また、第1ヒュージング回路151が第1電流制御回路141と並列に連結され、第2ヒュージング回路152が第1及び第2電流制御回路141及び142と並列に連結され、第3ヒュージング回路153が第1乃至第3電流制御回路141乃至143と並列に連結された場合においても、図1に示す回路と同様の機能を奏する。
【００３１】
また、第1ヒュージング回路151が第2電流制御回路142と並列に連結され、第2ヒュージング回路152が第2及び第3電流制御回路142及び143と並列に連結され、第3ヒュージング回路153が第2乃至第4電流制御回路142乃至144と並列に連結された場合においても、図1に示す回路と同様の機能を奏する。
【００３２】
図2は、第 1 の参考例に係る識別回路を具備する半導体装置の概略的な回路図である。図2に示すように、第 1 の参考例に係る識別回路を具備する半導体装置201は、第1及び第2端子211及び221、電流制御部240、第1乃至第3ヒュージング回路251乃至253、並びに内部回路231を具備する。電流制御部240は、第1乃至第4電流制御回路241乃至244を具備する。
【００３３】
図2に示す半導体装置201は、図1に示す半導体装置101と同一の構成要素を有するが、第1乃至第4電流制御回路241乃至244と第1乃至第3ヒュージング回路251乃至253との連結関係が異なる。従って、図1に示す実施の形態と重複する説明は省略し、第1乃至第4電流制御回路241乃至244と第1乃至第3ヒュージング回路251乃至253の連結関係についてのみ説明する。
【００３４】
第1乃至第3ヒュージング回路251乃至253は、各々第2乃至第4電流制御回路241乃至244と並列に連結されている。即ち、第1ヒュージング回路251は第4電流制御回路244と並列に連結され、第2ヒュージング回路252は第3電流制御回路243と並列に連結され、第3ヒュージング回路253は第2電流制御回路242と並列に連結される。従って、第1ヒュージング回路251が導通状態であれば第4電流制御回路244は短絡され、第2ヒュージング回路252が導通状態であれば第3電流制御回路243が短絡され、第3ヒュージング回路253が導通状態であれば第2電流制御回路242が短絡される。
【００３５】
ここで、例えば、第1ヒュージング回路251が第3電流制御回路241と並列に連結され、第2ヒュージング回路252が第2電流制御回路242と並列に連結され、第3ヒュージング回路253が第1電流制御回路241と並列に連結された場合においても、図2に示す回路と同様の機能を奏する。また、第1乃至第4電流制御回路241乃至244は、PMOSトランジスタの代わりに、例えばNMOSトランジスタで構成してもよい。
【００３６】
図3は、第 2 の参考例に係る識別回路を具備する半導体装置の概略的な回路図である。図3に示すように、第 2 の参考例に係る識別回路を具備する半導体装置301は、第1及び第2端子311及び321、電流制御部340、第1乃至第3ヒュージング回路351乃至353、並びに内部回路331を具備する。電流制御部340は、第1乃至第4電流制御回路341乃至344を具備する。
【００３７】
図3に示す半導体装置301は、図1に示す半導体装置101と同一の構成要素を有するが、第1乃至第4電流制御回路341乃至344と第1乃至第3ヒュージング回路351乃至353の連結関係が異なる。従って、図1に示す実施の形態と重複する説明は省略し、第1乃至第4電流制御回路341乃至344と第1乃至第3ヒュージング回路351乃至353との連結関係についてのみ説明する。
【００３８】
第1乃至第3ヒュージング回路351乃至353は、各々第2乃至第4電流制御回路341乃至344のうち少なくとも１つの電流制御回路と並列に連結される。この参考例では、第1ヒュージング回路351は第4電流制御回路344と並列に連結され、第2ヒュージング回路352は第3電流制御回路343と並列に連結され、第3ヒュージング回路353は第2及び第4電流制御回路342及び344と並列に連結されている。
【００３９】
従って、第1ヒュージング回路351が導通状態であれば第4電流制御回路344は短絡され、第2ヒュージング回路352が導通状態であれば第3電流制御回路343が短絡され、第3ヒュージング回路353が導通状態であれば第2乃至第4電流制御回路342乃至344が全て短絡される。
【００４０】
ここで、例えば、第1ヒュージング回路351が第2電流制御回路342と並列に連結され、第2ヒュージング回路352が第2電流制御回路343と並列に連結され、第3ヒュージング回路353が第2乃至第4電流制御回路342乃至344と並列に連結された場合においても、図3に示す回路と同様の機能を奏する。
【００４１】
また、例えば、第1ヒュージング回路351が第3電流制御回路343と並列に連結され、第2ヒュージング回路352が第2電流制御回路342と並列に連結され、第3ヒュージング回路353が第1乃至第3電流制御回路341乃至343と並列に連結された場合においても、図3に示す回路と同様の機能を奏する。
【００４２】
また、例えば、第1ヒュージング回路351が第1電流制御回路341と並列に連結され、第2ヒュージング回路352が第2電流制御回路342と並列に連結され、第3ヒュージング回路353が第1乃至第3電流制御回路341乃至343と並列に連結された場合においても、図3に示す回路と同様の機能を奏する。
【００４３】
また、第1乃至第4電流制御回路341乃至344は、PMOSトランジスタの代わりに、例えばNMOSトランジスタで構成してもよい。
【００４４】
以上のように、本発明の実施の形態及び第 1 及び第 2 の参考例によれば、第1乃至第3ヒュージング回路151乃至153、251乃至253、351乃至353の状態（導通、非導通）によって、半導体装置101、201、301は夫々４つの機能（識別情報）を示し得る。
【００４５】
図1乃至図3において、第1乃至第3ヒュージング回路151乃至153、251乃至253、351乃至353と、第1乃至第4電流制御回路141乃至144、241乃至244、341乃至344の数を増加させると、半導体装置101、201、301の機能（識別情報）数は増加し、第1乃至第3ヒュージング回路151乃至153、251乃至253、351乃至353と、第1乃至第4電流制御回路141乃至144、241乃至244、341乃至344の数を減少させると、半導体装置101、201、301の機能（識別情報）数は減少する。
【００４６】
例えば、2つの電流制御回路と１つのヒュージング回路だけを使用すると2つの機能を示し、3つの電流制御回路と2つのヒュージング回路を使用すると3つの機能を示し、5つの電流制御回路と4つのヒュージング回路を使用すると5つの機能を示し得る。
【００４７】
図4は、第 3 の参考例に係る識別回路を具備する半導体装置の概略的な回路図である。図4に示すように、第 3 の参考例に係る識別回路を具備する半導体装置401は、第1及び第2端子411及び421、電流制御部440、第1乃至第3ヒュージング回路451乃至453、並びに内部回路431を具備する。電流制御部440は、NMOSトランジスタ461乃至464を具備する。図4に示すように、NMOSトランジスタを採用した場合においても、例えば図2に示す回路と同様の機能を実現することができる。
【００４８】
図5は、第 4 の参考例に係る半導体装置の機能識別方法を説明するためのフローチャートである。図5に示すように、第 4 の参考例に係る半導体装置の機能識別方法は、ヒュージング回路の選択的活性化段階501及び半導体装置の機能識別段階511を含む。以下、図1に示す回路を一例として第４の参考例に係る半導体装置の機能識別方法を説明する。
【００４９】
ヒュージング回路の選択的活性化段階501では、第1乃至第3ヒュージング回路151乃至153の状態をプログラムする。図1に示す回路は４種類の識別情報を選択的に示すことができ、従って４つの機能を有し得る。
【００５０】
第１の機能は、第3ヒュージング回路153を導通状態に設定する場合に対応する。この場合、第2及び第3ヒュージング回路152及び153が導通状態であるか否かは関係ない。第２の機能は、第3ヒュージング回路153が非導通状態であり、第2ヒュージング回路152が導通状態である場合に対応する。この場合、第1ヒュージング回路151が導通状態であるか否かは関係ない。第３の機能は第2及び第3ヒュージング回路152及び153が非導通状態であり、第1ヒュージング回路152が導通状態である場合に対応する。第４の機能は、第1乃至第3ヒュージング回路151乃至153が全て非導通状態である場合に対応する。
【００５１】
半導体装置の機能識別段階511では、第1端子111と第2端子121との間に多様な大きさの電圧を順に印加し、第1端子111と第2端子121との間に電流を流す臨界電圧を検出することによって半導体装置101の機能を識別する。この際、例えば、第2端子121には半導体装置101の電源電圧Vccを印加し、第1端子111には電源電圧Vccより所定レベル以上高い電圧を印加して半導体装置101の機能を識別することができる。また、例えば、第2端子121に半導体装置101の接地電圧GNDを印加し、第1端子111に接地電圧GNDより所定レベル以上低い負電圧を印加して半導体装置101の機能を識別することもできる。
【００５２】
図1乃至図5に示す実施の形態及び参考例において、ヒュージング回路が導通状態であるとは、例えばヒュージング回路が具備するレーザーヒューズが切断されていない状態（活性化状態）を意味し、ヒュージング回路が非導通状態であるとは、例えばヒュージング回路が具備するレーザーヒューズが切断された状態（非活性化状態）を意味する。
【００５３】
本発明の好適な実施の形態によれば、半導体装置101のパッドのうち少数のパッドだけを利用した場合においても、半導体装置101に多様な機能を設定し、これを外部から識別することができる。また、この実施の形態によれば、少数のパッドだけを利用するのでパッドの数が少ない半導体装置であっても、半導体装置101に多様な機能を設定し、これを外部から識別することができる。
【００５４】
上記の実施の形態は、特許請求の範囲に記載された発明の範囲を限定することを意図するものではなく、説明の便宜にのみ供するものである。
【００５５】
【発明の効果】
本発明によれば、少数のパッドにより多様な機能を識別させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る識別回路を具備する半導体装置の概略的な回路図である。
【図２】第 1 の参考例に係る識別回路を具備する半導体装置の概略的な回路図である。
【図３】第 2 の参考例に係る識別回路を具備する半導体装置の概略的な回路図である。
【図４】第 3 の参考例に係る識別回路を具備する半導体装置の概略的な回路図である。
【図５】第 4 の参考例に係る半導体装置の機能識別方法を示すフローチャートである。
Claims (10)
- 外部に自己の機能を識別させる機能を有する半導体装置であって、
第１端子と、
第２端子と、
前記第１端子と第２端子との間に直列に連結され、所定の電圧が印加されると、活性化されて電流が流れる多数個の電流制御回路を具備する電流制御部と、
前記電流制御回路と並列に連結されるｎ個（ｎ＝２、３、 ... ）のヒュージング回路を具備し、
前記ｎ個のヒュージング回路には、それを遮断するか否かにより前記半導体装置の機能を示す情報が設定され、
前記第１端子と前記第２端子との間に多様な大きさの電圧を印加し、前記第１端子と前記第２端子との間に電流が流れる電圧を検出することによって当該半導体装置の前記設定された機能の識別を可能にした半導体装置において、
前記ｎ個のヒュージング回路におけるｉ（ｉ＝１、２、 ... ｎ）番目のヒュージング回路は、前記多数個の電流制御回路の内のｉ個の前記電流制御回路と並列に連結されることを特徴とする半導体装置。 - 前記多数個の電流制御回路はダイオードを具備することを特徴とする請求項１に記載の半導体装置。
- 前記ダイオードはNMOSトランジスタを具備し、前記NMOSトランジスタのドレインとゲートが相互に接続され、前記ドレイン及びゲートが前記ダイオードのアノードとして機能し、前記NMOSトランジスタのソースが前記ダイオードのカソードとして機能することを特徴とする請求項２に記載の半導体装置。
- 前記ダイオードはPMOSトランジスタを具備し、前記PMOSトランジスタのソースが前記ダイオードのアノードとして機能し、前記PMOSトランジスタのゲートとドレインが相互に接続され、前記ゲート及びドレインが前記ダイオードのカソードとして機能することを特徴とする請求項２に記載の半導体装置。
- 前記ヒュージング回路は、レーザーにより切断され得るレーザーヒューズを含むことを特徴とする請求項１に記載の半導体装置。
- 前記第２端子は、前記半導体装置の所定の電源電圧を発生する電源に連結されることを特徴とする請求項１に記載の半導体装置。
- 前記第１及び第２端子はデータが入力される入力パッドであることを特徴とする請求項１に記載の半導体装置。
- 前記第１及び第２端子は、データが出力される出力パッドであることを特徴とする請求項１に記載の半導体装置。
- 前記第２端子は前記半導体装置の接地電圧を発生する接地パッドに連結されることを特徴とする請求項１に記載の半導体装置。
- 前記第２端子は前記半導体装置の信号が入出力される入出力パッドであることを特徴とする請求項１に記載の半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR98-15997 | 1998-05-04 | ||
| KR1019980015997A KR100261223B1 (ko) | 1998-05-04 | 1998-05-04 | 식별 회로를 구비하는 반도체장치 및 그 기능 식별방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330380A JPH11330380A (ja) | 1999-11-30 |
| JP3928908B2 true JP3928908B2 (ja) | 2007-06-13 |
Family
ID=19537026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29559398A Expired - Fee Related JP3928908B2 (ja) | 1998-05-04 | 1998-10-16 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6225818B1 (ja) |
| JP (1) | JP3928908B2 (ja) |
| KR (1) | KR100261223B1 (ja) |
| TW (1) | TW477054B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000349130A (ja) * | 1999-06-03 | 2000-12-15 | Nec Ic Microcomput Syst Ltd | 半導体集積回路基板とその製造方法およびその特性チェック方法 |
| US6430016B1 (en) * | 2000-02-11 | 2002-08-06 | Micron Technology, Inc. | Setpoint silicon controlled rectifier (SCR) electrostatic discharge (ESD) core clamp |
| US20020083374A1 (en) * | 2000-12-26 | 2002-06-27 | Nortel Networks Limited | Identification module for a passive component of a system |
| US7299203B1 (en) * | 2001-04-19 | 2007-11-20 | Xilinx, Inc. | Method for storing and shipping programmable ASSP devices |
| US7131033B1 (en) * | 2002-06-21 | 2006-10-31 | Cypress Semiconductor Corp. | Substrate configurable JTAG ID scheme |
| US7818640B1 (en) | 2004-10-22 | 2010-10-19 | Cypress Semiconductor Corporation | Test system having a master/slave JTAG controller |
| KR100688518B1 (ko) * | 2005-01-12 | 2007-03-02 | 삼성전자주식회사 | 개별 칩들의 디바이스 정보를 직접 판독할 수 있는시그너처 식별 장치를 갖는 멀티 칩 패키지 |
| KR101183975B1 (ko) | 2010-03-26 | 2012-09-19 | 한국전자통신연구원 | 단자 식별 장치 및 그를 이용한 단자 식별 방법 |
| KR101803721B1 (ko) * | 2016-09-05 | 2017-12-01 | 주식회사 에스앤에스티 | 개선된 전기적 퓨즈 구조 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3587052A (en) * | 1968-10-28 | 1971-06-22 | Tektronix Inc | Transistor matrix |
| US4480199A (en) | 1982-03-19 | 1984-10-30 | Fairchild Camera & Instrument Corp. | Identification of repaired integrated circuits |
| US4716302A (en) * | 1986-12-22 | 1987-12-29 | Motorola, Inc. | Identity circuit for an integrated circuit using a fuse and transistor enabled by a power-on reset signal |
| US4942358A (en) * | 1988-11-02 | 1990-07-17 | Motorola, Inc. | Integrated circuit option identification circuit and method |
| US5222043A (en) * | 1989-06-29 | 1993-06-22 | Siemens Aktiengesellschaft | Circuit configuration for identification of integrated semiconductor circuitries |
| DE58903298D1 (de) * | 1989-06-29 | 1993-02-25 | Siemens Ag | Schaltungsanordnung zur identifikation integrierter halbleiterschaltkreise. |
| KR920007535B1 (ko) | 1990-05-23 | 1992-09-05 | 삼성전자 주식회사 | 식별회로를 구비한 반도체 집적회로 칩 |
| US5459355A (en) * | 1992-12-09 | 1995-10-17 | Intel Corporation | Multiple layer programmable layout for version identification |
| US5301143A (en) * | 1992-12-31 | 1994-04-05 | Micron Semiconductor, Inc. | Method for identifying a semiconductor die using an IC with programmable links |
| US5347263A (en) * | 1993-02-05 | 1994-09-13 | Gnuco Technology Corporation | Electronic identifier apparatus and method utilizing a single chip microcontroller and an antenna coil |
| US5553022A (en) * | 1994-12-27 | 1996-09-03 | Motorola Inc. | Integrated circuit identification apparatus and method |
| US5789970A (en) * | 1995-09-29 | 1998-08-04 | Intel Corporation | Static, low current, low voltage sensing circuit for sensing the state of a fuse device |
| US5731733A (en) * | 1995-09-29 | 1998-03-24 | Intel Corporation | Static, low current sensing circuit for sensing the state of a fuse device |
| DE19537920C2 (de) * | 1995-10-12 | 1999-08-19 | Temic Semiconductor Gmbh | Integrierte Schaltungsanordnung mit Diodencharaktaristik |
| US5787012A (en) * | 1995-11-17 | 1998-07-28 | Sun Microsystems, Inc. | Integrated circuit with identification signal writing circuitry distributed on multiple metal layers |
-
1998
- 1998-05-04 KR KR1019980015997A patent/KR100261223B1/ko not_active IP Right Cessation
- 1998-09-02 TW TW087114550A patent/TW477054B/zh not_active IP Right Cessation
- 1998-10-16 JP JP29559398A patent/JP3928908B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-03 US US09/304,030 patent/US6225818B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990084336A (ko) | 1999-12-06 |
| KR100261223B1 (ko) | 2000-07-01 |
| US6225818B1 (en) | 2001-05-01 |
| JPH11330380A (ja) | 1999-11-30 |
| TW477054B (en) | 2002-02-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051003 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051007 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060106 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060322 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060713 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060731 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061010 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070109 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070202 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070302 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110316 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120316 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130316 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130316 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140316 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
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|
| LAPS | Cancellation because of no payment of annual fees |