KR101803721B1 - 개선된 전기적 퓨즈 구조 - Google Patents

Abstract

본 발명은 전기적 퓨즈에 관한 것으로서, 보다 상세하게는 퓨즈 저항 부근에 NMOS를 포함하는 NMOS부를 배치함으로써 퓨즈전원부가 퓨즈 저항을 끊기 위한 전압을 인가하더라도 해당 전압이 다른 소자들에 전달되지 않아 내압 차이에 의한 소자 손상을 방지할 수 있는 개선된 전기적 퓨즈 구조에 관한 것이다.
보다 구체적으로 본 발명에 대하여 설명하면, 본 발명은 하나 이상의 퓨즈 저항을 포함하는 전기적 퓨즈에 있어서, 상기 퓨즈 저항을 끊기 위한 전압을 인가하는 퓨즈전원부 및 상기 퓨즈전원부의 전압 인가 여부에 따라 퓨즈 상태를 검출하는 검출부를 포함하며, 상기 퓨즈전원부가 인가하는 전압이 상기 퓨즈 저항 이외의 소자에 공급되는 것을 방지하는 NMOS부를 더 포함하는 것을 특징으로 하는 개선된 전기적 퓨즈 구조를 제공한다.

Description

개선된 전기적 퓨즈 구조{IMPROVED ELECTRICAL FUSE STRUCTURE}

본 발명은 전기적 퓨즈에 관한 것으로서, 보다 상세하게는 퓨즈 저항 부근에 NMOS를 포함하는 NMOS부를 배치함으로써 퓨즈전원부가 퓨즈 저항을 끊기 위한 전압을 인가하더라도 해당 전압이 다른 소자들에 전달되지 않아 내압 차이에 의한 소자 손상을 방지할 수 있는 개선된 전기적 퓨즈 구조에 관한 것이다.

반도체 집적 회로에 있어서, 퓨즈(Fuse)는 결함 셀의 리페어(repair), 칩 ID(identification)의 저장 및 다양한 모드 신호의 저장에 주로 이용되는데, 이러한 퓨즈는 레이저 블로잉 타입(laser blowing type)과 전기 블로잉 타입(electrical blowing type)으로 구분될 수 있다.

먼저, 레이저 빔에 의해 블로잉되는 퓨즈는 레이저 빔 조사 시 인접 퓨즈 라인에 영향을 미칠 수 있어 일정 간격 이상의 거리를 유지할 것이 요구된다. 그러므로 레이저 블로잉 타입의 전기적 퓨즈는 고집적 반도체 회로에 있어서 레이아웃 효율을 저하시키는 단점을 갖는다.

한편, 전기 블로잉 타입의 퓨즈는 퓨즈 링크(fuse link)에 프로그래밍 전류를 흘려주어 EM(electromigration) 효과 및 줄 열(또는 줄 발열)(Joule heating)에 의해 상기 퓨즈 링크가 블로잉된다. 이러한 전기 블로잉 타입의 퓨즈는 패키지 레벨 이후에서도 이용될 수 있으며, 전기적 퓨즈라 명명되고 있다.

이러한 전기적 퓨즈는 퓨즈 저항을 끊기 위해 인가하는 전압을 약 9V 이상 요구하는 것이 일반적인데, 퓨즈 저항 이외의 주변 회로를 구성하는 소자들은 약 6V 정도의 인가 전압을 요구한다.

따라서 별도의 조치 없이 6V 내압 소자를 이용하면서 퓨즈 저항을 끊기 위해 9V 전압을 인가하는 경우 소자가 손상될 가능성이 매우 높아지며, 인가 전압을 고려하여 9V 내압 소자를 적용할 시에는 고전압 소자를 공정에 포함해야 하기 때문에 반도체나 특정 결과물의 공정 가격이 상승하게 되는 문제점이 있다.

결과적으로 본 발명은 퓨즈 저항을 끊기 위해 인가하는 전압을 그대로 유지하면서 그보다 낮은 내압을 갖는 소자들의 손상을 방지하여 불량률을 낮추고 비용적 측면에서 효율을 향상시킨 전기적 퓨즈가 필요한 실정이다.

본 발명은 전술한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 퓨즈 저항을 끊기 위한 고전압이 퓨즈 저항 이외의 낮은 내압 소자들에 전달되지 않도록 전기적 퓨즈 회로를 구성하는데 그 목적이 있다.

위와 같이 전기적 퓨즈 회로를 구성함으로써 소자 손상을 방지하여 전기적 퓨즈의 불량률을 낮추고 주어진 역할을 온전히 수행하며, 비용적인 측면에서도 유리한 개선된 전기적 퓨즈 구조를 제공하고자 한다.

본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

상술한 종래기술의 문제점을 해결하기 위한 본 발명에 의하면, 하나 이상의 퓨즈 저항을 포함하는 전기적 퓨즈에 있어서, 상기 퓨즈 저항을 끊기 위한 전압을 인가하는 퓨즈전원부 및 상기 퓨즈전원부의 전압 인가 여부에 따라 퓨즈 상태를 검출하는 검출부를 포함하며, 상기 퓨즈전원부가 인가하는 전압이 상기 퓨즈 저항 이외의 소자에 공급되는 것을 방지하는 NMOS부를 더 포함하는 것을 특징으로 하는 개선된 전기적 퓨즈 구조를 제공한다.

본 발명에서 상기 NMOS부는, 퓨즈 저항의 수와 동일하며 상기 퓨즈 저항과 각각 일대일로 매칭되도록 배치되는 NMOS(N-channel Metal Oxide Semiconductor Field Effect Transistor) 및 상기 NMOS의 구동 전압을 공급하는 NMOS전원부를 포함하여 구성된다.

본 발명에서 상기 NMOS전원부는 퓨즈전원부의 전압 인가 이전에 NMOS로 구동 전압을 인가하여 상기 NMOS를 온(on) 시키는 것이 바람직하다.

본 발명에서 상기 NMOS전원부가 인가하는 구동 전압은 상기 NMOS를 온(on)시키는 임계전압보다 크며 6V 보다 낮은 전압 사이에서 선택될 수 있다.

본 발명에서 상기 검출부는, PMOS(P-channel Metal Oxide Semiconductor Field Effect Transistor), 상기 PMOS의 구동 전압을 공급하는 PMOS전원부, 상기 PMOS로 미세전류를 공급하는 전류공급부 및 상기 PMOS부의 드레인(drain)단 전압을 입력 전압으로 하여 하이(high) 또는 로우(low) 값을 출력하는 슈미트트리거(schmitt trigger)를 포함하여 구성된다.

본 발명에서 상기 퓨즈전원부의 수는 상기 퓨즈 저항의 수와 동일하며 상기 퓨즈전원부와 퓨즈 저항은 각각 일대일로 매칭되도록 배치되는 것이 바람직하다.

본 발명에서 상기 퓨즈전원부가 인가하는 전압은 8 ~ 10V 사이의 값에서 선택될 수 있다.

본 발명에서 NMOS의 드레인단과 PMOS의 드레인단 사이에는 제1저항이 배치되고, NMOS의 드레인단과 퓨즈 저항 사이에는 제2저항이 배치된다.

본 발명에서 상기 제1저항의 저항 값은 상기 제2저항의 저항 값보다 큰 것이 바람직하다.

본 발명은 퓨즈 저항을 끊기 위한 고전압이 퓨즈 저항 이외의 소자에 인가되는 것을 방지하여 전기적 퓨즈를 구성하는 소자들이 내압 이상의 고전압에 의해 손상되는 것을 방지하는 효과가 있다.

또한, 본 발명은 전기적 퓨즈를 구성하는 소자들이 내압 범위 이상의 고압에 의해 손상되는 것을 방지함으로써 전기적 퓨즈의 불량률을 낮춤과 동시에 고전압 소자를 공정에 포함할 필요가 없어 비용적인 측면에서도 유리한 효과가 있다.

도 1은 본 발명의 일실시예에 따른 개선된 전기적 퓨즈 구조의 구성도.
도 2는 본 발명의 일실시예에 따른 개선된 전기적 퓨즈 구조의 회로도.
도 3은 본 발명의 일실시예에 따른 퓨즈 수행 단계의 개선된 전기적 퓨즈 구조의 회로도.
도 4는 본 발명의 일실시예에 따른 퓨즈 상태 검출 단계의 개선된 전기적 퓨즈 구조의 회로도.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 특허청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정하여 해석되어서는 안되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일실시예에 불과할 뿐 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되므로 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면 복수의 형태를 포함할 수 있다.

전기적 퓨즈 구조에서 퓨즈전원부가 퓨즈 저항을 끊기 위한 전압을 인가하더라도 해당 전압이 다른 소자들에 전달되지 않아 내압 차이에 의한 소자 손상을 방지하기 위한 본 발명은, 퓨즈 저항(10)을 끊기 위한 전압을 인가하는 퓨즈전원부(100) 및 상기 퓨즈전원부의 전압 인가에 따라 퓨즈 상태를 검출하는 검출부(200)를 포함하며, 상기 퓨즈전원부가 인가하는 전압이 상기 퓨즈 저항 이외의 소자에 공급되는 것을 방지하는 NMOS부(300)를 더 포함하여 구성되는 것을 특징으로 한다.

이에 대한 설명을 돕기 위해 도 1에 본 발명의 일실시예에 따른 개선된 전기적 퓨즈 구조의 구성도가 도시되고, 도 2에는 본 발명의 일실시예에 따른 개선된 전기적 퓨즈 구조의 회로도가 도시된다.

먼저, 본 발명은 전기적 퓨즈의 필수적 구성으로서 하나 이상의 퓨즈 저항(10)을 포함하며, 상기 퓨즈 저항을 끊기 위한 전압을 인가하는 퓨즈전원부(100)가 또한 배치된다.

상기 퓨즈전원부(100)의 수는 상기 퓨즈 저항(10)의 수와 동일하게 형성되고 각각 일대일로 매칭되어 원하는 퓨즈 저항에 연결된 퓨즈전원부가 전압을 인가함으로써 퓨즈 저항을 끊게 되는 구조이다.

도면에는 5개의 퓨즈 저항(10)과 이에 대응하는 퓨즈전원부(100)가 동일한 수인 5개(FUSE0, FUSE1, FUSE2, FUSE3, FUSE4)로 매칭되어 있으나, 필요에 따라 상기 퓨즈 저항 및 퓨즈전원부의 수는 더 많거나 적게 형성될 수 있고, 원하는 결과를 도출하기 위하여 일대일이 아닌 조합으로도 매칭될 수 있다.

이러한 상기 퓨즈전원부(100)는 8 내지 10V 사이의 전압을 인가함으로써 퓨즈 저항(10)을 끊게 되는데, 보다 구체적으로는 9V 레벨의 전압을 인가하는 것이 가장 적절한 수준이다.

그리고 본 발명의 검출부(200)는 상기 퓨즈전원부(100)의 전압 인가에 따라 퓨즈 상태를 검출하는 구성으로서, PMOS(P-channel Metal Oxide Semiconductor Field Effect Transistor)(210), 상기 PMOS의 구동 전압을 공급하는 PMOS전원부(220), 상기 PMOS로 미세전류를 공급하는 전류공급부(230) 및 상기 PMOS부의 드레인(drain)단 전압을 입력 전압으로 하여 하이(high) 또는 로우(low) 값을 출력하는 슈미트트리거(schmitt trigger)(240)를 포함하여 구성된다.

위와 같은 구성을 포함하는 일반적인 전기적 퓨즈는 앞서 설명한 바와 같이 퓨즈 저항(10)을 끊기 위해 인가하는 전압에 비해 주변 소자들의 내압이 낮아 소자가 손상되거나 정상적인 동작이 불가능해지는 등 안정성의 문제점이 있다.

따라서 위와 같은 문제점을 해결하기 위하여 본 발명은, 퓨즈전원부(100)가 인가하는 전압이 퓨즈 저항(10) 이외의 소자에 공급되는 것을 방지하도록 하는 NMOS부(300)를 더 포함하여 구성된다.

상기 NMOS부(300)는, 퓨즈 저항의 수와 동일하며 각각 일대일로 매칭되어 배치되는 NMOS(N-channel Metal Oxide Semiconductor Field Effect Transistor)(310) 및 상기 NMOS의 구동 전압을 공급하는 NMOS전원부(320)를 포함하여 구성되는 특징을 가진다.

이해를 돕기 위해, 도 3에는 본 발명의 일실시예에 따른 퓨즈 수행 단계의 개선된 전기적 퓨즈 구조의 회로도가 도시되고, 도 4에는 본 발명의 일실시예에 따른 퓨즈 상태 검출 단계의 개선된 전기적 퓨즈 구조의 회로도가 도시된다.

먼저 도 3을 보면 이는 끊고자 하는 퓨즈 저항(10)에 퓨즈전원부(100)의 전압 인가가 이루어지는 단계를 나타낸 것으로서, 본 발명에서는 상기 퓨즈전원부의 약 9V 전압 인가에 앞서 NMOS부(300)의 역할이 수행된다.

다시 말해, 상기 퓨즈전원부(100)가 퓨즈 저항(10)에 전압을 인가하기 전에 NMOS전원부(320)에서 NMOS(310)로 구동 전압을 인가하고, 이에 따라 상기 NMOS는 온(on) 상태가 되어 A 노드(node-A)에 걸리는 전압은 0V 가 되며, 결과적으로 퓨즈전원부가 인가한 전압은 고스란히 상기 퓨즈 저항에 전달되어 퓨즈 저항이 끊기는 결과를 가져온다.

여기에서 상기 NMOS전원부(320)가 인가한 구동 전압은 상기 NMOS(310)를 온(on)시키는 임계전압보다 크며 6V 보다 낮은 전압 사이에서 선택될 수 있으며, NMOS의 내압 수준에 따라 6V 정도의 전압이 가장 바람직하다.

도면을 통해서는 4번 째 퓨즈전원부(100)가 전압을 인가하는 것으로 도시되었으나, 원하는 결과를 도출하기 위하여 다른 퓨즈전원부가 전압을 인가할 수 있고, 동시에 여러 퓨즈전원부가 매칭된 퓨즈 저항(10)에 전압을 인가할 수도 있음은 물론이다.

이후 도 4는 퓨즈 저항(10)에 퓨즈전원부(100)의 전압 인가가 이루어진 후 퓨즈의 상태를 읽는 단계를 나타낸 것으로서, 어떠한 퓨즈전원부의 전압 인가를 통해 어떤 퓨즈 저항이 끊어졌는지에 대하여 검출부(200)에서 결과를 출력한다.

보다 구체적으로 설명하면, 퓨즈의 상태를 검출하기 위해 PMOS전원부(220)에서 PMOS(210)로 구동 전압(약 6V)을 공급하고 전류공급부(230)에서 PMOS로 미세전류를 공급하는 경우, 각각의 PMOS와 매칭된 슈미트트리거(240)가 해당 PMOS 드레인단 전압을 입력 전압으로 하여 하이(high) 또는 로우(low) 값을 출력한다.

퓨즈 저항(10)이 끊어지는 경우에는 슈미트트리거(240)의 입력이 6V 가 되어 그 출력은 하이가 되고, 퓨즈 저항이 끊어지지 않은 경우에는 PMOS(210)의 저항과 제1저항(20) + 제2저항(30) 의 저항비로 슈미트트리거의 입력 전압이 결정된다. 이 때, PMOS의 저항을 제1저항 + 제2저항 보다 매우 크게 설계함으로써 상기 슈미트트리거의 입력 전압을 로우가 되게 한다.

여기서 상기 제1저항(20)은 NMOS(310)의 드레인단과 PMOS(210)의 드레인단 사이에 배치되는 저항이고, 상기 제2저항(30)은 NMOS의 드레인단과 퓨즈 저항(10) 사이에 배치되는 저항을 말한다.

결과적으로 본 발명은 퓨즈전원부에서 인가하는 퓨즈 저항을 끊기 위한 고전압이 퓨즈 저항 이외의 소자에 인가되는 것을 방지하여 전기적 퓨즈를 구성하는 소자들이 내압 이상의 고전압에 의해 손상되는 것을 방지하는 장점이 있다.

또한, 본 발명은 전기적 퓨즈를 구성하는 소자들이 손상되는 것을 방지함으로써 제품의 불량률을 낮춤과 동시에 고전압 소자를 공정에 포함할 필요가 없어 비용적인 측면에서도 유리한 장점이 있다.

이상 본 발명의 구체적 실시형태와 관련하여 본 발명을 설명하였으나, 이는 예시에 불과하며 본 발명은 이에 제한되지 않는다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 범위를 벗어나지 않고 설명된 실시형태를 변경 또는 변형할 수 있으며, 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능하다.

10: 퓨즈 저항
20: 제1저항
30: 제2저항
100: 퓨즈전원부
200: 검출부
210: PMOS
220: PMOS전원부
230: 전류공급부
240: 슈미트트리거
300: NMOS부
310: NMOS
320: NMOS전원부

Claims (9)

1. 하나 이상의 퓨즈 저항을 포함하는 전기적 퓨즈에 있어서,
   상기 퓨즈 저항을 끊기 위한 전압을 인가하는 퓨즈전원부; 및
   상기 퓨즈전원부의 전압 인가 여부에 따라 퓨즈 상태를 검출하는 검출부; 를 포함하며,
   상기 퓨즈전원부가 인가하는 전압이 상기 퓨즈 저항 이외의 소자에 공급되는 것을 방지하는 NMOS부를 더 포함하되,
   상기 NMOS부는,
   퓨즈 저항의 수와 동일하며, 상기 퓨즈 저항과 각각 일대일로 매칭되도록 배치되는 NMOS(N-channel Metal Oxide Semiconductor Field Effect Transistor); 및
   상기 NMOS의 구동 전압을 공급하는 NMOS전원부; 를 포함하는 것을 특징으로 하는 개선된 전기적 퓨즈 구조.
   
2. 삭제
3. 제 1항에 있어서,
   상기 NMOS전원부는 퓨즈전원부의 전압 인가 이전에 NMOS로 구동 전압을 인가하여 상기 NMOS를 온(on) 시키는 것을 특징으로 하는 개선된 전기적 퓨즈 구조.
   
4. 제 3항에 있어서,
   상기 NMOS전원부가 인가하는 구동 전압은 NMOS를 온(on)시키는 임계전압보다 크며 6V 보다 낮은 전압 사이에서 선택될 수 있는 것을 특징으로 하는 개선된 전기적 퓨즈 구조.
   
5. 제 1항에 있어서 상기 검출부는,
   PMOS(P-channel Metal Oxide Semiconductor Field Effect Transistor);
   상기 PMOS의 구동 전압을 공급하는 PMOS전원부;
   상기 PMOS로 미세전류를 공급하는 전류공급부; 및
   상기 PMOS의 드레인(drain)단 전압을 입력 전압으로 하여 하이(high) 또는 로우(low) 값을 출력하는 슈미트트리거(schmitt trigger); 를 포함하는 것을 특징으로 하는 개선된 전기적 퓨즈 구조.
   
6. 제 1항에 있어서,
   상기 퓨즈전원부의 수는 상기 퓨즈 저항의 수와 동일하며, 상기 퓨즈전원부와 퓨즈 저항은 각각 일대일로 매칭되도록 배치되는 것을 특징으로 하는 개선된 전기적 퓨즈 구조.
   
7. 제 1항에 있어서,
   상기 퓨즈전원부가 인가하는 전압은 8 ~ 10V 사이의 값에서 선택될 수 있는 것을 특징으로 하는 개선된 전기적 퓨즈 구조.
   
8. 제 1항 또는 제 5항 중 어느 한 항에 있어서,
   NMOS의 드레인단과 PMOS의 드레인단 사이에는 제1저항이 배치되고,
   NMOS의 드레인단과 퓨즈 저항 사이에는 제2저항이 배치되는 것을 특징으로 하는 개선된 전기적 퓨즈 구조.
   
9. 제 8항에 있어서,
   상기 제1저항의 저항 값은 상기 제2저항의 저항 값보다 큰 것을 특징으로 하는 개선된 전기적 퓨즈 구조.

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