CN109427737B - Tddb渗透电流诱导电熔丝结构及其编程方法 - Google Patents
Tddb渗透电流诱导电熔丝结构及其编程方法 Download PDFInfo
- Publication number
- CN109427737B CN109427737B CN201810966032.5A CN201810966032A CN109427737B CN 109427737 B CN109427737 B CN 109427737B CN 201810966032 A CN201810966032 A CN 201810966032A CN 109427737 B CN109427737 B CN 109427737B
- Authority
- CN
- China
- Prior art keywords
- electrical fuse
- circuit
- redundancy
- tddb
- response
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 29
- 230000035515 penetration Effects 0.000 title claims abstract description 26
- 230000006698 induction Effects 0.000 title abstract description 3
- 230000004044 response Effects 0.000 claims abstract description 22
- 230000015556 catabolic process Effects 0.000 claims abstract description 18
- 230000008878 coupling Effects 0.000 claims abstract description 14
- 238000010168 coupling process Methods 0.000 claims abstract description 14
- 238000005859 coupling reaction Methods 0.000 claims abstract description 14
- 230000036962 time dependent Effects 0.000 claims abstract description 13
- 238000005325 percolation Methods 0.000 claims description 10
- 125000000205 L-threonino group Chemical group [H]OC(=O)[C@@]([H])(N([H])[*])[C@](C([H])([H])[H])([H])O[H] 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 7
- 230000002950 deficient Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 230000008439 repair process Effects 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000000047 product Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 101100409194 Rattus norvegicus Ppargc1b gene Proteins 0.000 description 2
- 238000007664 blowing Methods 0.000 description 2
- 239000007795 chemical reaction product Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Fuses (AREA)
Abstract
本发明涉及TDDB渗透电流诱导电熔丝结构及其编程方法,其中,一种电熔丝结构包括:电路,具有可操作地耦接该电路至电源的电熔丝;以及冗余电路,响应该电熔丝的断开而可操作地耦接该电源;其中,该电熔丝响应迁移穿过该电熔丝的邻近该电路的时间相关介电击穿(time‑dependent dielectric breakdown;TDDB)渗透电流而断开。本发明还揭示编程这样的电熔丝结构的方法。
Description
技术领域
本文中所揭示的发明主题涉及自触发半导体电熔丝。尤其,本文中所述的各种态样涉及时间相关介电击穿(time-dependent dielectric breakdown;TDDB)渗透电流诱导电熔丝结构及其编程方法。
背景技术
传统上,电可编程熔丝(或电熔丝;e-fuse)被集成于半导体集成电路(integratedcircuit;IC)中作为各端子访问垫之间的导电材料(例如,金属、多晶硅等)链(或条)。熔丝的电阻初始为低,且在电路术语中通常被称为“闭合”。当在第一端子与第二端子之间施加足够大的电流(Ifuse)时,链(link)中的金属元素被电迁移走或链被热破坏,从而将电熔丝的电阻改变至较高的水平,在电路术语中通常被称为“断开(open)”。此技术通常被称为编程电熔丝。传统上,通过使用独立的感测电路来确定熔丝是否已被编程。
在先进技术中,例如,在20纳米节点及以下,通常利用标准鳍式场效应晶体管(fin-shaped field effect transistor;FinFET)流程中的后端工艺(back-end-of-line;BEOL)或中间工艺(middle-of-line;MOL)薄金属膜或过孔结构结合额外的掩膜及制程步骤来形成电熔丝。这些传统电熔丝使用自对准硅化物材料(也称为自对准硅化物)。此自对准硅化物完全由通过使用前驱体金属及退火步骤被转化为硅化物的硅基材料形成。不过,此自对准硅化物需要高电流水平来编程(或熔断)该电熔丝。而且,编程(或熔断)该电熔丝所需的这些高电流水平通常由附加至包含该电熔丝的结构的熔断电流供应器提供。因此,若在现场的装置中发生电熔丝电路故障,则该装置通常需要被退回给制造商进行修理。
发明内容
本发明揭示时间相关介电击穿(TDDB)渗透电流诱导电熔丝结构及其编程方法。在本发明的第一态样中,一种电熔丝结构包括:电路,包括可操作地耦接该电路至电源的电熔丝;以及冗余电路,响应该电熔丝的断开而可操作地耦接该电源;其中,该电熔丝响应迁移穿过该电熔丝的邻近该电路的时间相关介电击穿(TDDB)渗透电流而断开。
本发明的第二态样包括一种编程电熔丝结构的方法,该方法包括:响应迁移穿过电熔丝的邻近电路的时间相关介电击穿(TDDB)渗透电流而断开该电路的该电熔丝,该电熔丝可操作地耦接该电路至电源;以及响应该电熔丝的该断开而耦接冗余电路至该电源。
附图说明
从下面结合附图所作的关于本发明的各种态样的详细说明将更容易理解本发明的这些及其它特征,该些附图显示本发明的各种实施例,其中:
图1显示具有含电熔丝电路及冗余电路(该两个电路都与电源供应耦接)的电熔丝结构。
图2显示从缺陷点至电熔丝的时间相关介电击穿(TDDB)渗透电流的行进路径。
图3显示零过孔层过孔V0未对准,以减小形成断路所需的阈值功率(Pthres)。
图4显示具有多个含电熔丝冗余电路的电熔丝结构。
要注意的是,本发明的附图并一定按比例绘制。该些附图意图仅显示本发明的典型态样,因此不应当被视为限制本发明的范围。在该些附图中,类似的附图标记表示该些附图之间类似的元件。
具体实施方式
本文中所揭示的发明主题涉及自触发半导体电熔丝。更具体地说,本文中所述的各种态样涉及时间相关介电击穿(TDDB)渗透电流诱导电熔丝结构及其编程方法。
如上所述,传统电熔丝需要高电流水平来编程(或熔断)该电熔丝,且这样的电流通常由附加至包含该电熔丝的结构的熔断电流供应器提供。因此,若在现场的装置中发生电熔丝电路故障,则该装置通常需要被退回给制造商进行修理。
与这样的传统电熔丝结构相反,依据本发明的实施例的电熔丝结构使用直接由该电熔丝结构本身内的TDDB事件供应的熔断电流。这样的“自激活”或“自触发”电熔丝可被设计成单独的逻辑及存储器单元(memory cell),从而电路内的缺陷单元可被关闭,而仍允许其余的及/或冗余的单元继续它们的功能。因此,依据本发明的实施例的电熔丝结构既不需要辅助熔断电流供应器来编程(或断开)该电熔丝,也不需要辅助感测电路来确定该电熔丝是否已被编程(或断开),以及是否需要激活一个或多个冗余单元。而且,对于本发明的电熔丝结构,由于缺陷单元可被自动关闭,因此无需制造商修理故障部分。此外,且有点令人惊讶的是,本发明的此类电熔丝结构也从电路故障率减小获益。
图1显示电熔丝电路100,包括:电路110,包括可操作地耦接电路110至电源105的电熔丝115;以及冗余电路120,用于响应电熔丝115的断开而可操作地耦接电源105。电熔丝115响应迁移穿过电熔丝115的邻近电路110的时间相关介电击穿(TDDB)渗透电流而断开。冗余电路120可包括电熔丝125。
本发明的电熔丝结构可包括任意数目n(或多个)冗余电路。当存在多个冗余电路时,该些冗余电路响应顺序的电熔丝断开而被顺序激活。
图2显示电熔丝结构200,以显示从缺陷点210至过孔层V0中的电熔丝的该时间相关介电击穿(TDDB)渗透电流的行进路径(箭头)。更具体地说,该TDDB渗透电流产生于缺陷点210,在所示例子中,其邻近栅极220,迁移至栅极220,沿栅极220流动并流至毗邻接触230,接着沿接触230流动并流至该电熔丝。当该TDDB渗透电流迁移穿过该电熔丝时,该电熔丝断开。在图2中,栅极220两侧具有沟槽硅化物240,接触230通过过孔层V0与第一金属层M1连接,且M1与第一过孔层V1接触。
所述TDDB渗透电流具有值(单位为安培)Ipercolation(或Iperc)。Ipercolation与断开该电熔丝(也就是,形成断路)所需的阈值功率(Pthres)相关,传统上将该关系表示如下
Pthres=V*Ipercolation=V2/R
或者表示如下
Ipercolation=Pthreshold/V
其中,Pthres以瓦为单位,V是以伏为单位的电压,且R是以欧姆(Ω)为单位的电阻。在本发明的一些实施例中,Pthres在从约0.00001瓦至约0.01瓦的范围内。在本发明的各种实施例中,V在从约0.3伏至约6.5伏的范围内。在本发明的其它实施例中,Pthres在从约0.0001瓦至约0.001瓦的范围内。在本发明的其它实施例中,V在从约0.8伏至约1.9伏的范围内。
从上面的等式可确定,随着电阻增加,Pthres减小。还要注意的是,电阻随着关键尺寸在每个新的技术节点(见例如技术节点10纳米(nm)、技术节点7纳米等)中降低而增加。因此,本发明的电熔丝结构的适用性随着技术节点进步而增加。不过,在较老的技术节点中,用于降低Pthres的机制是可取的。
图3中显示用于降低Pthres的一种机制。更具体地说,图3显示零过孔层(例如,V0)过孔的故意未对准。通过故意未对准,该过孔覆盖面积可显着较小,因此更容易使TDDB渗透电流引起断路(需要较小的功率来熔化该过孔)。不过,应当注意的是,在此情况下必须使用电迁移短长度效应,以防止未对准过孔的电性/机械故障。与图2类似,340表示沟槽硅化物,320表示栅极,330表示接触,V0表示零过孔层、V1表示第一过孔层,以及M1表示第一金属层。
如上所述,本发明的电熔丝结构可包括任意数目冗余电路。不同于图1至图3,图4显示具有多个含电熔丝冗余电路450/460/470的电熔丝结构400。冗余电路450/460/470分别通过第一过孔层V1与第二金属层M2耦接。V0与M1如上面关于图2所定义那样。冗余电路450/460/470分别包含栅极420、接触430以及位于栅极420两侧的沟槽硅化物440。
除本发明的电熔丝结构的适用性随着技术节点进步而增加的优点以外,发明人发现了另外的优点,例如改进的相继击穿时间及电压等。
更具体地说,依据本发明的电熔丝结构具有改进的变化性。换句话说,依据本发明的电熔丝结构由于相继较低的变化性而呈现相继改进的击穿时间。这意味着可获得多个量级的生命周期提升。
要注意的是,依据本发明的电熔丝结构不仅改进故障时间,而且也改进击穿电压。这使该电熔丝结构的该冗余电路与该电路相比具有较大的TDDB可靠性,其中,该冗余电路包括多个冗余电路,各后续冗余电路与先前冗余电路相比将具有较大的TDDB可靠性。
依据上述,使用本发明的电熔丝结构的装置领域的故障率应当被显着减小,即使在每个TDDB故障没有100%电熔丝编程(或断开)成功率。而且,即使仅部分实例导致该电熔丝被TDDB渗透电流触发,产品故障率仍会被显着减小。换句话说,TDDB故障率可仅通过采用本发明的电熔丝结构来降低。
依据本发明的实施例的电熔丝结构使装置获得低于百万分之一(1ppm;part permillion)的故障率。因此,针对本发明的实施例的电熔丝结构的可能应用是在对可靠性具有极高要求的中央处理单元(central processing unit;CPU)及加速处理单元(accelerated processing unit;APU)(例如,包括CPU及图像处理单元(graphicsprocessing unit;GPU)的APU)中。对可靠性也具有极高要求的另一种可能应用是自主汽车(autonomous automobile)。
使用本发明的电熔丝结构的其它可能最终产品可为包括集成电路芯片的任意产品,涉及范围从玩具及其它低端应用直至具有显示器、键盘或其它输入装置以及中央处理器的先进电脑产品。制造者可以原始晶圆形式(也就是,作为具有多个未封装芯片的单个晶圆)、作为裸芯片,或者以封装形式分配集成电路芯片。在后一种情况中,该芯片设于单芯片封装件中(例如塑料承载件,其具有附着至母板或其它更高层次承载件的引脚)或者多芯片封装件中(例如陶瓷承载件,其具有单面或双面互连或嵌埋互连)。在任何情况下,接着将该芯片与其它芯片、分立电路元件、和/或其它信号处理装置集成,作为(a)中间产品例如母板的部分,或者作为(b)最终产品的部分。
除了本文中所揭示的电熔丝结构以外,本发明还涉及编程电熔丝结构的方法。本发明的一种方法包括响应迁移穿过电熔丝的邻近电路的时间相关介电击穿(TDDB)渗透电流而断开该电路的该电熔丝,该电熔丝可操作地耦接该电路至电源,以及响应该电熔丝的该断开而耦接冗余电路至该电源。
本发明的方法中所述的TDDB渗透电流具有如上定义的值Ipercolation(Iperc)。依据本发明的方法中所述的冗余电路可包括多个冗余电路。若存在多个冗余电路,则本发明的方法还可包括响应顺序的电熔丝断开而顺序耦接该冗余电路至该电源。
如上关于本发明的电熔丝结构所述,当该冗余电路仅包括一个电路时,该冗余电路与该电路相比具有较大的TDDB可靠性,以及当该冗余电路包括多个冗余电路时,该多个冗余电路的后续冗余电路与该多个冗余电路的先前电路相比具有较大的TDDB可靠性。
本发明的方法还可包括,在所述通过该TDDB渗透电流断开该电熔丝之前,通过向该电熔丝结构施加足以引起该电熔丝结构内的多个电路的故障的电压来向该电熔丝结构施加应力。换句话说,包含依据本发明的电熔丝结构的装置还可在制造设备经历“预烧(burn-in)”过程。尽管这样的预烧可促进通过BEOL或MOL薄金属膜所形成的电熔丝的TDDB可靠性,但可能降低通过前端工艺(front-end-of-line;FEOL)薄金属膜所形成的电熔丝的TDDB可靠性。
不过,本发明的方法既不需要向电路施加辅助熔断电流来断开电熔丝,也不需要采用辅助感测电路来确定电熔丝是否已被断开。这里没有辅助熔断电流及辅助感测电路的原因是该电熔丝结构的上述“自触发”或“自激活”本质。更具体地说,依据本发明的实施例编程电熔丝结构的方法使用直接由该电熔丝结构本身内的TDDB事件供应的熔断电流。这意味着不需要辅助熔断电流来断开(或熔断)缺陷单元的电路的电熔丝,从而关闭该缺陷单元,因为TDDB渗透电流执行此工作。这也意味着不需要辅助感测电路来确定电熔丝是否已被断开以及冗余电路是否需要被激活,因为该冗余电路经配置以响应该电熔丝断开而自动激活。
依据上述特征,在TDDB击穿后,无需将装置退回给制造商进行修理,从而允许本发明的编程方法发生于该装置本身内(也就是,自我修复),同时仍允许装置的其余部分操作。
本文中所使用的术语仅是出于说明特定实施例的目的,并非意图限制本发明。除非上下文中另外明确指出,否则本文中所使用的单数形式“一”、“一个”以及“该”也意图包括复数形式。另外,应当理解,术语“包括”、“包含”用于本说明书中时表明所述特征、整体、步骤、操作、元件和/或组件的存在,但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件,和/或其群组。
这里在说明书及权利要求书各处所使用的近似语言可用以修饰任意量化表达,可允许该量化表达变动而不会导致与其相关的基本功能的改变。因此,由一个或多个术语例如“约”及“基本上”修饰的值不限于所指定的精确值。在至少一些情况下,该近似语言可对应用以测量该值的仪器的精度。在这里以及说明书及权利要求书各处,范围限制可组合和/或互换,这样的范围被识别并包括包含于其中的所有子范围,除非上下文或语言另外指出。应用于一范围的特定值的“约”适用于两个值,且除非另外依赖于测量该值的仪器的精度,否则可表示所述值的+/-10%。
随附的权利要求中的所有方式或步骤加功能元素的相应结构、材料、动作及等同意图包括结合具体请求保护的其它请求保护的元素执行该功能的任意结构、材料或动作。本发明的说明用于示例及说明目的,而非意图详尽无遗或限于所揭露形式的揭露。许多修改及变更将对于本领域的普通技术人员显而易见,而不背离本发明的范围及精神。该些实施例经选择及说明以最佳解释本发明的原理及实际应用,并使本领域的普通技术人员能够理解本发明针对各种实施例具有适合所考虑的特定应用的各种变更。
Claims (15)
1.一种电熔丝结构,包括:
电路,包括可操作地耦接该电路至电源的电熔丝;以及
冗余电路,响应该电熔丝的断开而可操作地耦接该电源;
其中,该电熔丝响应迁移穿过该电熔丝的邻近该电路的时间相关介电击穿(TDDB)渗透电流而断开,
其中,该冗余电路包括多个冗余电路,该多个冗余电路响应顺序的电熔丝断开而被顺序激活,
其中,该多个冗余电路的后续冗余电路与该多个冗余电路的先前冗余电路相比具有较大的TDDB可靠性。
2.如权利要求1所述的电熔丝结构,其中,该冗余电路与该电路相比具有较大的TDDB可靠性。
3.如权利要求1所述的电熔丝结构,其中,该TDDB渗透电流具有值(Ipercolation):
Ipercolation = Pthreshold/V
其中,Pthreshold是足以断开该电熔丝的功率且在从0.00001瓦至0.01瓦的范围内,以及V是该电路的电压且在从0.3伏至6.5伏的范围内。
4.如权利要求1所述的电熔丝结构,其中,该电熔丝结构不需要辅助熔断电流供应器来断开该电熔丝。
5.如权利要求1所述的电熔丝结构,其中,该电熔丝结构不需要辅助感测电路来确定该电熔丝是否已被断开。
6.一种编程电熔丝结构的方法,该方法包括:
响应迁移穿过电熔丝的邻近电路的时间相关介电击穿(TDDB)渗透电流而断开该电路的该电熔丝,该电熔丝可操作地耦接该电路至电源;以及
响应该电熔丝的该断开而耦接冗余电路至该电源,
其中,该冗余电路包括多个冗余电路,该方法还包括:响应顺序的电熔丝断开而顺序耦接该多个冗余电路至该电源,
其中,该多个冗余电路的后续冗余电路与该多个冗余电路的先前冗余电路相比具有较大的TDDB可靠性。
7.如权利要求6所述的方法,其中,该冗余电路与该电路相比具有较大的TDDB可靠性。
8.如权利要求6所述的方法,其中,该电熔丝结构的该断开不包括施加辅助熔断电流于该电路并穿过该电熔丝。
9.如权利要求6所述的方法,其中,该方法不采用辅助感测电路来确定该电熔丝是否已被断开。
10.如权利要求6所述的方法,其中,该TDDB渗透电流具有足以断开该电熔丝的值(Ipercolation):
Ipercolation = Pthreshold/V
其中,Pthreshold是足以断开该电熔丝的功率且在从0.00001瓦至0.01瓦的范围内,以及V是该电路的电压且在从0.3伏至6.5伏的范围内。
11.如权利要求6所述的方法,还包括,在所述通过该TDDB渗透电流断开该电熔丝之前:
通过向该电熔丝结构施加足以引起该电熔丝结构内的多个电路的故障的电压来向该电熔丝结构施加应力。
12.一种包括电熔丝结构并设于芯片上的中央处理单元(CPU),该电熔丝结构包括:
电路,包括可操作地耦接该电路至电源的电熔丝;以及
冗余电路,响应该电熔丝的断开而可操作地耦接该电源;
其中,该电熔丝响应迁移穿过该电熔丝的邻近该电路的时间相关介电击穿(TDDB)渗透电流而断开,
其中,该冗余电路包括多个冗余电路,该多个冗余电路响应顺序的电熔丝断开而被顺序激活,
其中,该多个冗余电路的后续冗余电路与该多个冗余电路的先前冗余电路相比具有较大的TDDB可靠性。
13.如权利要求12所述的CPU,其中,该CPU具有小于百万分之一(1 ppm)的故障率。
14.一种加速处理单元(APU),包括权利要求12的该CPU以及设于芯片上的图形处理单元(GPU)。
15.如权利要求14所述的APU,其中,该APU具有小于百万分之一(1 ppm)的故障率。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/685,667 US20190066812A1 (en) | 2017-08-24 | 2017-08-24 | Tddb percolation current induced e-fuse structure and method of programming same |
US15/685,667 | 2017-08-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN109427737A CN109427737A (zh) | 2019-03-05 |
CN109427737B true CN109427737B (zh) | 2023-02-03 |
Family
ID=65435551
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201810966032.5A Active CN109427737B (zh) | 2017-08-24 | 2018-08-23 | Tddb渗透电流诱导电熔丝结构及其编程方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20190066812A1 (zh) |
CN (1) | CN109427737B (zh) |
TW (1) | TWI678703B (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11257757B2 (en) * | 2019-09-17 | 2022-02-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device having fuse array and method of making the same |
US10957642B1 (en) | 2019-09-20 | 2021-03-23 | International Business Machines Corporation | Resistance tunable fuse structure formed by embedded thin metal layers |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100321168B1 (ko) * | 1998-06-30 | 2002-05-13 | 박종섭 | 앤티퓨즈를갖는리던던시회로의리페어회로 |
US6700151B2 (en) * | 2001-10-17 | 2004-03-02 | Kilopass Technologies, Inc. | Reprogrammable non-volatile memory using a breakdown phenomena in an ultra-thin dielectric |
US20050285222A1 (en) * | 2004-06-29 | 2005-12-29 | Kong-Beng Thei | New fuse structure |
US7531886B2 (en) * | 2006-07-06 | 2009-05-12 | International Business Machines Corporation | MOSFET fuse programmed by electromigration |
CN101702005B (zh) * | 2009-10-28 | 2012-12-12 | 上海宏力半导体制造有限公司 | 与时间相关电介质击穿的并行测试电路 |
US20120081165A1 (en) * | 2010-09-30 | 2012-04-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | High voltage tolerative driver |
CN103033728B (zh) * | 2011-10-08 | 2015-07-29 | 中芯国际集成电路制造(上海)有限公司 | 经时击穿矩阵测试电路及测试方法 |
CN108701486B (zh) * | 2016-01-08 | 2022-03-11 | 美商新思科技有限公司 | 使用反熔丝存储器阵列的puf值生成 |
US9971530B1 (en) * | 2016-11-09 | 2018-05-15 | Sandisk Technologies Llc | Storage system and method for temperature throttling for block reading |
-
2017
- 2017-08-24 US US15/685,667 patent/US20190066812A1/en not_active Abandoned
-
2018
- 2018-07-24 TW TW107125508A patent/TWI678703B/zh not_active IP Right Cessation
- 2018-08-23 CN CN201810966032.5A patent/CN109427737B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
TW201913683A (zh) | 2019-04-01 |
CN109427737A (zh) | 2019-03-05 |
TWI678703B (zh) | 2019-12-01 |
US20190066812A1 (en) | 2019-02-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6633055B2 (en) | Electronic fuse structure and method of manufacturing | |
US6677637B2 (en) | Intralevel decoupling capacitor, method of manufacture and testing circuit of the same | |
US9502424B2 (en) | Integrated circuit device featuring an antifuse and method of making same | |
US7232711B2 (en) | Method and structure to prevent circuit network charging during fabrication of integrated circuits | |
CN109427737B (zh) | Tddb渗透电流诱导电熔丝结构及其编程方法 | |
WO2004059733A1 (en) | Programmable fuse for an electronic device | |
US20120146710A1 (en) | Fuse Device | |
US9006794B1 (en) | Low-voltage programmable electrical fuses | |
US9842802B2 (en) | Integrated circuit device featuring an antifuse and method of making same | |
US8847350B2 (en) | Metal-via fuse | |
US7890893B2 (en) | Design structure for semiconductor on-chip repair scheme for negative bias temperature instability | |
US20030112055A1 (en) | Anti-fuse circuit and method of operation | |
US8492798B1 (en) | Electrical fuse with sacrificial contact | |
JP2010267803A (ja) | 半導体装置 | |
US20150145059A1 (en) | Methods of forming an e-fuse for an integrated circuit product and the resulting integrated circuit product | |
KR20100079185A (ko) | 퓨즈 회로 및 그의 레이아웃 방법 | |
US9805815B1 (en) | Electrical fuse bit cell and mask set | |
US8492207B2 (en) | Implementing eFuse circuit with enhanced eFuse blow operation | |
CN112242378B (zh) | 熔断反熔丝元件的方法 | |
Hoefler et al. | Analysis of a novel electrically programmable active fuse for advanced cmos soi one-time programmable memory applications | |
US20160343719A1 (en) | Interposers for integrated circuits with one-time programming and methods for manufacturing the same | |
CN115763421A (zh) | 半导体器件及其制造方法 | |
CN105762137B (zh) | 熔丝结构以及其监控方式 | |
JPH10206489A (ja) | 集積回路試験方法 | |
KR20120063393A (ko) | 안티 퓨즈 회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
TA01 | Transfer of patent application right |
Effective date of registration: 20210304 Address after: California, USA Applicant after: Lattice chip (USA) integrated circuit technology Co.,Ltd. Address before: Greater Cayman Islands, British Cayman Islands Applicant before: GLOBALFOUNDRIES INC. |
|
TA01 | Transfer of patent application right | ||
GR01 | Patent grant | ||
GR01 | Patent grant |