CN108701486B - 使用反熔丝存储器阵列的puf值生成 - Google Patents

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Abstract

一种方法和系统用于生成针对物理不可克隆功能(PUF)的随机值以用于加密应用。PUF值生成装置包括两个基于电介质击穿的反熔丝和连接在反熔丝与电源轨之间的至少一个限流电路。两个反熔丝并联连接以用于通过同时向两个反熔丝施加高电压来进行在编程中的值生成。在高电压应力下的电介质击穿时间具有随机性质，并且因此对于每个反熔丝单元是唯一的。因此，击穿的随机时间引起一个单元在另一单元之前损坏，从而引起通过损坏的单元的高击穿电流。一旦建立通过一个损坏或编程的单元的高击穿电流，跨限流电路的电压降导致跨两个单元的电压降低，从而减慢第二单元中的时间相关击穿过程并且防止其在编程条件下损坏。

Description

使用反熔丝存储器阵列的PUF值生成
技术领域
本公开一般地涉及物理不可克隆功能(PUF)。更具体地，本公开涉及使用反熔丝存储器单元来生成随机二进制值作为PUF。
背景技术
物理不可克隆功能(PUF)是根据硬件设备的物理随机性能来生成一个或多个代码的硬件电路，并且因此很难(即使不是不可能)复制。PUF广泛用于军事和商业应用中的数据安全性，例如无人驾驶车辆、云计算等。PUF可以用于需要随机数的几乎任何应用中。这样的应用优选地要求代码在芯片上是随机芯片，使得即使通过逆向工程再现芯片的精确布局，再现的芯片的代码集合也不同于原始芯片。由一个芯片生成的值的集合必须随着时间、电压、温度等是恒定的。
发明内容
本公开的一个目的是消除或减轻先前的PUF值生成系统的至少一个缺点。
在第一方面，本公开提供了物理不可克隆功能(PUF)值生成系统。PUF值生成系统包括一对基于电介质击穿的反熔丝存储器单元和限流电路。这对基于电介质击穿的反熔丝存储器单元中的每一个具有彼此电耦合以用于接收第一电压的第一端子和彼此电耦合以用于接收第二电压的第二端子，以启用同时对两个反熔丝存储器单元的编程。限流电路被配置为在编程操作期间在第二端子耦合到第二电压时将第一电压耦合到第一端子。限流电路被配置为当在编程操作期间这对反熔丝存储器单元中的第一反熔丝存储器单元形成导电链路以从限流电路向第二端子传导电流时，在第一电压与第一端子之间提供电压差，该电压差然后抑制对这对反熔丝存储器单元中的第二反熔丝存储器单元的编程。根据一个本实施例，第一端子是反熔丝存储器单元的栅极端子，并且第二端子是彼此电耦合的反熔丝存储器单元的扩散接触件。此外，第一电压是编程电压，并且第二电压是VSS。
根据本实施例的一个方面，限流电路包括将编程电压耦合到栅极端子的字线驱动器电路的晶体管，并且电压差是栅极端子相对于编程电压的电压降。限流电路可以进一步包括用于提供编程电压的电压发生器。作为当前方面的替代，限流电路可以包括用于向栅极端子提供编程电压的电压发生器。作为本方面的替代，限流电路包括将VSS耦合到扩散接触件的写入驱动器电路的晶体管，并且电压差是扩散接触件相对于VSS的电压降。
根据本实施例的另一方面，栅极端子并联连接到由字线驱动器电路驱动的字线，并且扩散接触件连接到相应的位线。列访问电路系统被配置为选择性地将位线彼此耦合并且耦合到限流电路，并且限流电路包括字线驱动器电路。作为本实施例的另一方面的替代，第一反熔丝存储器单元的栅极端子和第二反熔丝存储器单元的栅极端子连接到同时激活的不同字线驱动器电路，并且扩散接触件连接到公共位线。这里，列访问电路系统被配置为选择性地将公共位线耦合到限流电路。
在第二方面，本公开提供了一种物理不可克隆功能(PUF)值生成的方法。该方法包括向彼此电耦合的一对反熔丝存储器单元的第一端子施加第一电压；向彼此电耦合的一对反熔丝存储器单元的第二端子施加第二电压，第一电压和第二电压对于编程反熔丝存储器单元是有效的；响应于第一电压和第二电压而在一对反熔丝存储器单元中的第一反熔丝存储器单元中形成导电链路，以从第一端子向第二端子传导电流；以及响应于从第一端子向第二端子传导的电流而改变第一端子的电压水平，该电压水平对于抑制编程这对反熔丝存储器单元中的第二反熔丝存储器单元是有效的。
根据第二方面的实施例，电压水平包括限制第一电压与第一端子之间的电流，限制电流包括提供第一端子相对于第一电压的电压降，并且施加第一电压包括利用字线驱动器使用第一电压驱动连接到第一端子字线，而字线驱动器的晶体管提供字线相对于第一电压的电压降。在这些实施例中，施加第二电压包括选择性地将连接到第二端子的位线耦合到第二电压。可替代地，限制电流可以包括提供第二电压相对于第二端子的电压降，并且施加第一电压包括利用写入驱动器使用第一电压来驱动连接到第一端子的位线，而写入驱动器的晶体管提供第一电压相对于位线的电压降。
在第三方面，本公开提供了一种物理不可克隆功能(PUF)编程方法。该方法包括对预定数目的成对的反熔丝存储器单元执行编程操作，直到每个成对中的一个反熔丝存储器单元被检测到具有至少最小读取电流；读取预定数目的成对的反熔丝存储器单元中的每个成对中的一个反熔丝存储器单元以使用被选择用于检测最小电流的参考电压来获取PUF数据字；以及重新编程PUF数据字以获取具有大于最小读取电流的读取电流的编程的反熔丝存储器单元。
通过结合附图阅读以下具体实施例的描述，本公开的其他方面和特征对于本领域普通技术人员将变得清楚。
附图说明
通过仅举例的方式，现在将参考附图描述本公开的实施例。
图1是双晶体管反熔丝存储器单元的截面图；
图2是单晶体管反熔丝存储器单元的截面图；
图3是根据本实施例的单个位PUF值生成系统的框图；
图4是用于每位数据读取两个单元的读取电路的框图；
图5A是根据本实施例的PUF数据编程系统的图；
图5B是示出根据本实施例的在PUF数据编程期间的示例字线电压的时序图；
图5C是根据本实施例的在一个存储器单元的随机编程之后的PUF数据编程系统的图；
图5D是示出根据本实施例的在PUF数据编程期间的示例字线和源极线电压的时序图；
图6是根据替代实施例的PUF数据编程系统的图；
图7是根据本实施例的被配置用于PUF数据编程的存储器阵列的一部分的电路示意图；
图8示出了根据本实施例的具有图7的电路示意图中的信号的逻辑状态和电压的表格；
图9是根据本实施例的用于PUF编程过程的方法的流程图；
图10是根据本实施例的用于PUF随机数据编程的方法的流程图；
图11是根据本实施例的PUF数据编程系统的图；
图12示出了根据本实施例的具有用于正常数据编程和PUF编程的示例参数的表格；
图13是示出根据本实施例的OTP PUF可编程性测试结果的图；以及
图14是示出根据本实施例的OTP PUF错误测试结果的图。
具体实施方式
一种方法和电路用于提供并且可靠地再现针对物理不可克隆功能(PUF)的随机值以用于密码应用。在本发明的一个实施例中，PUF值生成装置中的电路包括两个基于电介质击穿的反熔丝和连接在反熔丝与电源轨之间的至少一个限流电路。两个反熔丝存储器单元并联连接以用于通过同时向两个反熔丝施加高电压来进行在编程周期中的值生成。一个反熔丝存储器单元将首先随机地编程，从而提供随机位值。
已知在高电压应力下的电介质击穿是一个具有随机性质的过程，其引起击穿时间对于每个反熔丝单元是唯一的。使用特定编程电压的唯一且随机的击穿时间引起一个单元在另一单元之前损坏，导致在不同时间编程不同的单元。根据本实施例，当两个反熔丝存储器单元彼此并联连接并且经受并发编程时，这个随机性可以有利地用于PUF随机值生成。一旦建立了通过一个损坏的单元的高击穿电流，则会跨限流电路引起电压差，这导致跨两个单元的降低的电压。由于击穿时间的陡峭的电压依赖性，降低的电压减慢了第二单元中的时间相关击穿过程，并且因此防止其在编程应力时间窗口内损坏。编程应力时间窗口是施加编程电压以形成导电链路的时间段。该方法允许成对中的一个单元随机损坏，同时抑制另一单元损坏。利用传统的单端读取电路系统，可以可靠且重复地读取两个单元，其中一个单元损坏而另一单元完好无损。
以下是可以在以下实施例中公开的PUF值生成系统中使用的示例反熔丝存储器单元的描述。
图1是双晶体管反熔丝存储器单元的截面图。该双晶体管反熔丝存储器单元30包括与反熔丝器件串联的存取晶体管。存取晶体管或存取器件包括覆盖厚栅极氧化物34的栅极32，厚栅极氧化物34本身形成在沟道36之上。沟道36的右侧是电连接到位线接触件40的扩散区38。沟道36的左侧是与反熔丝器件共享的公共扩散区42。反熔丝器件包括覆盖薄栅极氧化物46的栅极44，薄栅极氧化物46本身形成在沟道48之上。厚栅极氧化物34可以对应于用于高电压晶体管的栅极氧化物，而薄栅极氧化物46可以对应于用于低电压晶体管的栅极氧化物。栅极32和44可以被独立地控制，或者可替代地可以彼此连接。例如，栅极32可以耦合到字线，而栅极44可以耦合到受控的单元板电压(VCP)。扩散区38和42两者可以具有LDD区，根据要使用的期望操作电压，该LDD区可以是相同掺杂的或不同掺杂的。厚场氧化物或浅沟槽隔离(STI)氧化物54和56被形成用于将存储器单元与其他存储器单元和/或核心电路系统晶体管隔离。共同拥有的美国US7755162描述了可以用于非易失性存储器阵列的替代双晶体管反熔丝存储器单元。薄栅极氧化物46旨在在编程操作期间在存在大电场的情况下击穿，从而在沟道48与栅极44之间创建导电连接。该导电连接可以被称为导电链路或反熔丝。
用于降低任何存储器的成本的驱动因素是存储器阵列面积。与单晶体管存储器单元(诸如例如，闪存单元)相比，图1的双晶体管反熔丝存储器单元30是相对较大的存储器单元。在共同拥有的美国专利No.7,402,855中描述了单晶体管反熔丝存储器单元。
图2是共同拥有的美国专利No.7,402,855中公开的单晶体管反熔丝存储器单元的截面图。反熔丝器件60包括形成在衬底沟道区64上的可变厚度栅极氧化物62、栅极66、侧壁间隔物68、场氧化物区70、扩散区72、和在扩散区72中的LDD区74。当在存储器阵列中实现时，也称为位线接触件的扩散接触件76被示出为与扩散区72电接触。可变厚度栅极氧化物62由厚栅极氧化物和薄栅极氧化物组成，使得沟道长度的一部分被厚栅极氧化物覆盖，并且沟道长度的剩余部分被薄栅极氧化物覆盖。从这一点开始，薄栅极氧化物部分对应于单晶体管反熔丝存储器单元的反熔丝器件部分，而厚栅极氧化物部分对应于单晶体管反熔丝存储器单元的存取晶体管或器件部分。通常，薄栅极氧化物是可能发生氧化物击穿的区域。另一方面，与扩散区72相遇的厚栅极氧化物边缘限定存取边缘，其中栅极氧化物击穿被防止并且在栅极66与扩散区72之间的电流要流动以用于编程的反熔丝器件。
在当前示出的示例中，扩散区72通过位线接触件76或用于感测来自栅极66的电流的其他线路来被连接到位线，并且可以被掺杂以适应编程电压或电流。该扩散区72被形成为靠近可变厚度栅极氧化物62的厚氧化物部分。如果起始衬底是P型，则扩散区72被掺杂成N型材料。为了编程反熔丝存储器单元60，在字线WL上施加诸如编程电压等高电压水平，并且位线耦合到诸如VSS等低电压水平。沟道区64与栅极66之间的高电场应当足以在薄栅极氧化物中创建导电链路，以将栅极66电连接到沟道区64。这在本说明书中被认为是编程的反熔丝存储器单元。该原理同样适用于图1所示的反熔丝存储器单元30，不同之处在于，导电链路形成在薄栅极氧化物46中以将栅极44耦合到沟道48。掺杂类型可以在两种类型的反熔丝单元中反转，并且因此所施加的电压也可以反转，如本领域技术人员容易理解的。
当前描述的实施例将两个随机变量的组合转换成单个随机位变量，这两个随机变量是两个反熔丝器件中的电介质击穿的时间。本发明的实施例利用了以下事实，即，由于击穿时间过程的随机性质，一对反熔丝器件中的一个反熔丝首先损坏。图3是示出根据本实施例的单个位PUF值生成系统的一般电路布置的框图。
在图3的PUF编程系统实施例中，一对并联反熔丝存储器单元100和102经由第一限流器104和第二限流器106分别连接在高电压节点与低电压节点之间。两个反熔丝器件与第一限流器104和第二限流器106并联耦合。由高电压节点提供的高电压被施加到这对反熔丝器件的栅极端子。由低电压节点提供的VSS电压在存在施加的高电压的情况下启用对反熔丝器件的编程。在本实施例中，高电压是指相对于VSS电压的编程电压，该编程电压可以生成具有足够强度的电场以引起反熔丝器件的薄氧化物区域的损坏。单元的并联布置允许针对两个单元的应力一旦其中之一适时随机损坏而自动减小。在本反熔丝器件的上下文中的损坏是指在栅极与下面的沟道之间形成导电链路。减小的应力使得第二单元在固定的程序应力时间窗内不太可能损坏。根据本实施例，第一限流器104和第二限流器106中的仅一个可以用于减小对还未编程的反熔丝存储器单元上的这个编程应力。当编程操作已结束时，结果将是反熔丝单元100被编程或者反熔丝单元102被编程。
如稍后更详细描述，具有成对的反熔丝单元(诸如图3中的单元100和102，其中一个单元被随机编程)的存储器阵列可以被配置为读出随机编程的数据。这在概念上在图4中示出，其中这对单元100和102耦合到差分读出放大器108的“+”和“-”输入。尽管单元100和102两者可以耦合到如图4所示的差分读出放大器108的输入，但是使用单端读取。这表示仅依靠单元100和102中的一个来读出随机数据。用于读取单元100或102的电路中的配置是设计选择。取决于单元100和102中的哪个被读取，读出放大器108的输出将表示逻辑“1”或“0”状态。在本示例中，读出放大器108被配置为提供单端输出。
在替代实施例中，一旦读取并且知道单元100或102的数据状态，就可以将补充数据编程到第三单元，以便以每位两个单元的配置来存储数据。在这样的配置中，差分读出放大器108从单元100或102和第三单元读取补充数据，并且可以被配置为提供差分输出，以便在读取操作期间最小化任何功率签名。如本领域技术人员将理解，差分读出相对于单端读出提供改进的读取余裕。
图5A示出了图3所示的PUF编程系统的示例，并且以下描述提供在第一单元已被随机编程之后系统如何自抑制对第二反熔丝存储器单元的编程的说明。在图5A的示例中，具有与图2所示的相同的结构的两个反熔丝存储器单元100和102彼此电连接并且耦合到字线驱动器和写入驱动器。单元100和102的栅极都与字线WL并联连接。本申请中描述的单元和晶体管的栅极可以由多晶硅、金属或任何其他导电材料制成。字线WL由字线驱动器电路驱动，字线驱动器电路包括串联连接在高电压节点与低电压节点之间的P沟道晶体管204和N沟道晶体管206。在这个示例中，晶体管204用作图3所示的限流器104。处于低逻辑水平的选择信号SEL_WL选择驱动器以将高电压节点的正电压水平施加到WL。该正电压水平在读取操作期间可以是读取电压水平，并且在编程操作期间可以具有更高的编程电压水平(VPGM)。在这个示例中，低电压节点是VSS。
两个单元100和102的位线接触件76经由相应的N沟道晶体管207和209选择性地耦合到源极线SL，选择性地耦合到用作图3所示的第二限流器106的N沟道晶体管208。N沟道晶体管207和209分别由信号PUF_SEL0和PUF_SEL1控制，信号PUF_SEL0和PUF_SEL1可以同时被驱动到高逻辑水平以将两个单元100和102的扩散接触件76电耦合到彼此。沟道晶体管208的栅极端子接收处于高逻辑水平的信号PUF_PGM，以将位线接触件76耦合到VSS。
现在参考图5B所示的时序图，针对图5A所示的系统来描述PUF编程操作。图5A所示的系统不一定是存储器阵列的一部分，并且可以被实现为任何半导体器件中的独立电路。可以为每个字线WL制造单元100、102和限流器106的多个实例，其中每对单元100和102生成单个随机位值。每个实例的每对单元100和102可以使其栅极端子连接到WL，并且通过选择性地将两个单元的位线接触件76彼此耦合并且选择性地激活这对单元的相应的PUF_PGM信号，每对可以被选择用于PUF编程。
PUF_SEL0和PUF_SEL1两者被设置为高逻辑水平。然后，信号PUF_PGM被设置为高逻辑水平，以在时间t0导通N沟道晶体管208。上述顺序可以颠倒或大致同时完成。然后，SEL_WL被驱动到低逻辑水平以导通P沟道晶体管204，并且高电压节点上的编程电压VPGM被施加到字线WL。最初，电流210向单元100和102的栅极66施加电荷，直到栅极达到VPGM电压水平。利用VPGM下的字线和耦合到VSS的位线接触件76，反熔丝单元100和102现在处于适当的编程条件下，以在单元的薄栅极氧化物区中形成导电链路。
在经过随机时间量t1之后，两个单元100和102中的一个将响应于电场应力而在栅极66与单元的沟道之间形成导电链路。这在图5C中示出，其中单元102已经形成导电链路212。电流现在可以从栅极66行进到单元102的位线接触件76。因为晶体管208导通，所以字线WL现在耦合到VSS。在时间t1之后不久，字线电压将下降，因为晶体管204的尺寸被设计为当通过编程的反熔丝单元和晶体管208的串联连接来提供到VSS的路径时限制晶体管204可以传导的电流量。如图5B所示，字线电压VWL下降被称为ΔVWL的量。因此，在晶体管204的源极与漏极端子两端出现电压差。字线电压的这种减小将导致跨未编程的单元100的电场的相应减小，从而减慢第二单元100中的时间相关击穿过程并且防止其损坏和在其栅极66与其沟道区之间形成导电链路。
最终，在预设时间t2，通过解除确立字线来结束编程操作。在这个示例中，字线在编程操作结束时被驱动到VSS。该时间可以被模拟、建模或测试为用于基于用于制造反熔丝存储器单元的过程、在编程期间施加的电压或可能对编程反熔丝存储器单元所需要的时间量产生影响的任何其他因素来编程反熔丝存储器单元的最坏情况时间。如果预设时间不足以使任一单元的随机编程发生，则可以利用中间读取验证操作迭代地重复该过程，以检查任一单元的随机编程是否已成功发生。
在这个实施例中，限流器104被配置为确保当另一单元102随机编程时，发生足以防止在未编程的单元100中形成导电链路的电压降。可以模拟、建模或测试通过编程的反熔丝存储器单元和晶体管208的电流。因此，可以使用准确的建模/模拟工具来调节诸如峰值晶体管204、器件204的晶体管尺寸设计(结合VPGM的电压水平和SEL_WL的电压)等参数，以达到充分限制通过其的电流以跨晶体管204提供期望的电压降的配置。
在以上描述的技术中，一对单元中的一个单元将被编程，而另一单元在编程例程结束时保持未编程。由于氧化物击穿的随机性质，哪个单元被损坏是真正随机的，因此允许生成单个随机位值。
在上述实施例中，当晶体管208存在并且完全导通时，它不起限流器的作用。换言之，假定晶体管208的尺寸被设计为经由编程的反熔丝单元来吸收晶体管204提供的所有电流。根据替代实施例，晶体管204未被配置为限流器，而晶体管208被配置为限流器。在这个替代实施例中，晶体管208的尺寸被设计为吸收比由编程的反熔丝存储器单元提供的电流更少的电流。现在参考图5D的时序图以及图5A和图5C的图来讨论这个替代实施例的编程操作，图5D示出了字线(VWL)和源极线(VSL)的信号迹线。
对于先前描述的实施例，晶体管208导通以在时间t0将SL耦合到VSS，并且字线WL由晶体管204驱动到VPGM电压水平。电流210最初被建立，直到栅极66到达VPGM电压水平。在一些随机时间t1，导电链路212形成在单元102中，并且WL的字线现在耦合到限流器106。尽管晶体管208完全导通，因为其尺寸被设计为吸收比编程的单元102提供的电流更少的电流，所以晶体管208的漏极端子处的电压将在时间t1之后上升。VSL从VSS电压水平的增加被称为ΔVSL，并且将降低跨未编程的单元100的电场强度。这具有减慢第二单元100中的时间相关击穿过程并且防止其损坏以及在其栅极66与其沟道区之间形成导电链路的效果。最终，在时间t2，编程操作结束。再次，由于跨限流器106的电压差，在t0-t2的编程窗口期间，未编程的单元100的编程得到抑制。
与其中晶体管204被配置为限制电流的先前实施例类似，晶体管208可以被配置为当反熔丝存储器单元中的一个形成导电链路时确保在其两端发生电压降。
在图5A、图5B和图5C所示的示例实施例中，一个字线驱动器连接到一对反熔丝存储器单元。在替代配置中，可以以与上述类似的方式同时激活两个字线驱动器以对一对反熔丝存储器单元中的一个进行编程。这一点关于图6的实施例进一步详细地讨论和示出。
在图6的实施例中，示出了相同的单元100和102，不同之处在于，每个单元现在连接到相应的字线。单元100连接到WL[0]，WL[0]连接到由先前描述的晶体管204和206组成的字线驱动器。单元102连接到WL[1]，WL[1]连接到由框214表示的字线驱动器。每个字线驱动器由相应的信号SEL_WL[0]和SEL_WL[1]控制。编程电压发生器(VPGM发生器)216或开关电路向字线驱动器提供VPGM。单元100和102都连接到相同的源极线SL，源极线SL经由限流器106耦合到VSS。对于随机PUF数据编程，信号SEL_WL[0]和SEL_WL[1]两者被激活以与VPGM电压并联地驱动WL[0]和WL[1]，并且PUF_PGM被设置为导通晶体管208。如果晶体管208被配置为用作限流器，则当单元中的一个随机编程时，源极线VSL的电压将遵循与图5D所示的相同的模式，以抑制另一单元的编程。可替代地，VPGM发生器216可以被配置为包括限流器，使得在对单元100或102之一进行随机编程时，VPGM的电压水平遵循与图5B的VWL相同的模式，以抑制对另一单元的编程。
根据又一替代实施例，限流器104和106两者可以是有效的以在第一单元已经被编程之后抑制对第二单元的编程。更具体地，两个限流器104和106的晶体管的尺寸都可以被设计为确保存在字线的VWL的电压降和源极线的VSL的增加。注意，晶体管204、一个反熔丝存储器单元和晶体管208的串联连接可以被配置作为分压器，其中器件204和208可以被设计为使得WL节点具有小于VPGM的特定电压水平或者SL节点具有大于VSS的特定电压水平。本领域技术人员应当理解如何配置分压器以在WL和SL节点处实现期望的电压水平。
图5A、图5C和图6所示的PUF编程系统实施例可以在用于正常数据写入和读取的存储器阵列中实现。因此，这种反熔丝存储器阵列可以存储用户数据并且可以生成随机PUF数据。
图7是示出具有字线驱动器、列访问电路、读出放大器和写入电路的存储器阵列的一部分的电路示意图。存储器阵列包括位线BL[0]至BL[3]、字线WL[0]至WL[i]、以及呈现为连接到位线和字线的交叉点的圆的反熔丝存储器单元300。在这个示例中，可以存在多达“i”个字线，其中“i”是整数值。反熔丝存储器单元300可以是本申请的图1和图2所示的那些、或者是可以以相同的方式编程的任何其他反熔丝存储器单元。每个字线连接到字线驱动器302，其中每个字线驱动器302包括互补的一对CMOS晶体管304和306。每个字线驱动器接收相应的选择信号SEL_WL[0]到SEL_WL[i]以在读取和编程操作期间激活它。在任何读取和编程操作期间仅选择一个字线。每个字线驱动器连接到高电压节点和低电压节点，其中可以提供各种电压发生器以向字线驱动器提供不同水平的电压。虽然图7中未示出，但是字线驱动器的高电压节点连接到VPGM发生器，诸如图6所示的VPGM发生器。
位线可以连接到预充电电路系统，其未在图7中示出。假定位线被预充电和/或保持在将在编程开始之前抑制对与其连接的存储器单元的编程的电压水平。例如，编程抑制电压水平可以是正电压水平，而编程使能电压水平可以是VSS。列访问电路308选择性地将位线耦合到一对数据总线DB[0]和DB[1]。读出放大器310具有分别连接到DB[0]和DB[1]的“+”输入和“-”输入以用于读出出现在其上的电压水平并且提供相应的数据输出D_OUT。数据总线DB[0]和DB[1]进一步连接到写入电路，写入电路包括接收数据信息位DATA的写入数据缓冲器312、以及写入驱动器314和316。在这个实施例中，写入驱动器314和316是连接到VSS的N沟道晶体管。在PUF编程的上下文中，该信号被称为PUF编程使能信号PUF_PGM。除了字线之外，图7所示的元件可以在更大的存储器阵列中重复。
应当注意，所示的电路示意图是可以提供相同的期望结果的很多不同的特定半导体电路设计的图形表示。例如，字线信号可以经由本地字线、全局字线等连接到单元。
以下是关于列访问电路308的进一步详细讨论。该电路包括开关器件，被示出为由列访问信号控制的N沟道晶体管318、320、322、324、326、328和330。N沟道晶体管318、320、322和324形成第一级列选择电路，其中晶体管318和320由解码的COL_A[0]信号控制，而器件322和324由解码的COL_A[1]信号控制。信号COL_A[0]和COL_A[1]从列地址信号中导出，如本领域所公知。因此，第一级列选择电路将位线BL[0]和BL[2]或BL[1]和BL[3]耦合到第二级列选择电路。第二级列选择电路包括分别接收解码的信号COL_B[0]、COL_B[1]和COL_B[2]的晶体管326、328和330。类似地，信号COL_B[0]、COL_B[1]和COL_B[2]从列地址信号和其他控制信号的组合中导出，如本领域所公知的。在正常数据编程操作期间控制列访问电路308的开关器件以将写入驱动器314和316耦合到所选择的位线，并且在正常读取操作期间将所选择的位线耦合到读出放大器310。与本实施例更相关的是，列访问电路308的这些相同的开关器件结合行驱动器302可以被控制以在三种不同模式之一下执行PUF数据编程。这些被称为冗余PUF模式、正常PUF模式和差分PUF模式。无论使用哪种模式，两个存储器单元同时经历编程。现在接着描述如何在图7的存储器阵列配置中针对这些模式中的每一个执行PUF编程。
为了便于以下对三种PUF编程模式的讨论，参考图7和图8。在图7中，某些反熔丝存储器单元300用数字1、2、3、4、5、6、7和8标记。图8示出了表格，其列出每种模式的PUF写入、PUF读取验证操作和PUF读取操作、正在被访问的特定单元数、由特定字线施加的电压以及访问指定单元所需要的图7中出现的列访问信号的相应逻辑状态。在这个示例中，假定图7中的所有其他字线未被选择。在本示例中，逻辑“1”表示接收该信号的晶体管导通，而逻辑“0”表示接收该信号的晶体管截止，VPGM是编程电压并且VSS是0V。括号中出现的信息指示括号中出现的替代单元选择的状态或电压。
在冗余PUF模式下，连接到相同位线并且连接到单独的字线驱动器302的两个存储器单元300同时经历编程。这两个存储器单元300的配置在连接和功能上类似于图6所示的配置。这被称为“冗余”模式，因为在存储器设备的正常操作中，可以将相同的数据位编程为连接到同一位线的两个(或更多个)单元，并且同时读取两个单元。这种模式提高了数据存储的可靠性和稳健性。图8的表格示出了列访问信号的示例逻辑状态和字线的电压水平，其导致选择编号为1和3的单元经历编程电压并且位线BL[0]经由晶体管318、326和314耦合到VSS。假定DATA处于高逻辑状态以接通写入驱动器314。本领域技术人员将理解，列访问信号的不同状态可以用于选择单元对2和4、5和7、以及6和8以通过写入驱动器314或316耦合到VSS。在PUF写入操作的一个实施例中，所选择的字线驱动器302被激活以在所选择的字线WL[0]和WL[1]上施加编程电压持续特定持续时间，该特定持续时间已经基于制造工艺、单元结构和电压来被模拟或建模为足以实现对其中一个单元的随机编程。该特定持续时间(也称为脉冲)应当短于在正常数据编程期间使用的脉冲。虽然其中一个单元在PUF编程脉冲期间可能没有被编程，但是多个施加的脉冲的累积效应应当导致对两个单元中的仅一个单元的随机编程。
一旦编程时段结束，就执行PUF读取验证操作以检查两个单元中的至少一个单元是否已经被编程。参考图8的表格，通过将所选择的字线驱动到小于VPGM的编程电压的读取电压Vread并且从PUF写入操作激活相同的列访问信号来执行单端读取操作。在激活字线之前，位线BL[0]经由激活的列访问信号并且通过由DATA接通的写入驱动器314来被预充电到VSS。因此，位线BL[0]现在耦合到读出放大器310的“+”输入。虽然图7中未示出，但是读出放大器310的“-”输入在PUF读取验证操作期间接收参考电压。该参考电压可以被选择为足以检测单元的反熔丝器件的栅极氧化物中的第一击穿迹象的水平。这可以被看作是在反熔丝器件中形成弱导电链路，并且这种单元被称为弱编程单元。
根据所使用的工艺、电路设计和电压水平，反熔丝存储器单元可以在被编程时形成具有不同导电水平的导电链路。因此，具有较低导电水平的反熔丝存储器单元被称为弱编程单元，而具有较高导电水平的反熔丝存储器单元被称为强编程单元，其中弱编程单元与强编程单元之间的阈值通过可以由读出放大器检测的期望的读取电流来被确定。因此，在正常编程验证操作与PUF编程读取验证操作期间可以使用不同的参考电压，因为PUF编程的期望结果是检测第一击穿迹象或弱导电链路的形成。这通常表现为弱读取电流、或者使用读出放大器和合适的参考电压可检测的最小电流。
因为单元1和3都连接到相同的位线BL[0]，形成有导电链路的任一单元将增加DB[0]的电压水平，这可以由读出放大器310检测。成功检测到这种增加的电压水平是PUF编程成功的指示，并且在读出放大器310的D_OUT信号中反映。D_OUT可以由控制逻辑接收，控制逻辑确定单元1和3的随机编程完成。否则，该控制逻辑重复上述PUF写入操作和PUF读取验证操作，直到检测到成功的PUF编程或者已经过去预定数目的迭代而没有成功的PUF编程并且操作被认为已经失败。在操作失败的情况下，控制逻辑可以选择用于PUF编程的替代单元配对。
对于连接到字线WL[0]和WL[1]的任何预定数目的单元对，执行PUF写入和PUF读取验证的循环。最终，所有单元对将被确定为成功编程了一个单元，但是不知道这对单元中的哪个单元已经被编程。这是根据本实施例的PUF值生成的随机性质。为了获取由来自每对单元的数据组成的PUF字，仅使用连接到两个字线之一的单元来执行PUF读取操作。如图8的表格中所示，在本示例中，字线WL[0]和WL[1]被驱动到Vread电压水平，并且结合激活开关器件326，开关器件318和324中的仅一个被激活。这种操作类似于PUF读取验证操作。因此，一些单元将被检测为被编程，而其他单元将被检测为未被编程，因为它是这对单元中连接到被编程的未被访问的字线的另一单元。
一旦已获取了PUF字，就可以执行正常数据编程操作以将该PUF字编程到相同的单元。如前所述，PUF编程导致在反熔丝器件中形成弱导电链路。正常数据编程操作的目的是浸泡PUF编程的单元，或者加强导电链路，使得从编程的单元进行读取导致相对于未编程的单元的大的余裕。这将确保在存储器设备的正常操作期间可靠且准确地读取PUF字。不是将PUF字重新编程到相同的单元，而是可以将PUF字正常地编程到不同地址位置的单元。
根据替代实施例，一旦已经如上所述获取并且重新编程PUF字，就可以将PUF字反转为其补码，补码然后被编程到存储器阵列中的另一位置。该位置可以被选择用于每个PUF数据位与其相应的互补位的差分感测。例如，如果图7的单元1是PUF数据，则其补码可以存储在单元5中。然后，通过设置COL_A[0]、COL_B[0]和COL_B[1]以将BL[0]和BL[2]耦合到读出放大器310来执行差分感测。
以下是正常PUF模式的讨论。在正常PUF模式下，连接到相同字线并且连接到单独的位线的两个存储器单元300同时经历编程。这两个存储器单元300的配置在连接和功能上类似于图5A所示的配置。这被称为“正常”模式，因为单个字线被激活以在存储器设备的正常编程和读取操作期间启用单个存储器单元的编程和读取。
图8的表格示出了列访问信号的示例逻辑状态和所选择的字线的电压水平，这导致选择编号为1和2的单元经受编程电压并且位线BL[0]和BL[1]经由晶体管318、324、326和314耦合到VSS。假定DATA处于高逻辑状态以接通写入驱动器314。本领域技术人员将理解，可以使用列访问信号的不同状态来选择单元配对3和4、5和6、以及7和8以通过写入驱动器314耦合到VSS。可替代地，列访问信号可以被配置为通过写入驱动器316将单元配对5和6以及7和8耦合到VSS。在PUF写入操作的一个实施例中，所选择的字线驱动器302被激活以在所选择的字线WL[0]上施加编程电压持续特定持续时间，该特定持续时间已经基于制造工艺、单元结构和电压来被模拟或建模为足以实现其中一个单元的随机编程。
一旦编程周期结束，就执行PUF读取验证操作以检查两个单元中的至少一个是否已经被编程。参考图8的表格，通过将所选择的字线驱动到小于VPGM的编程电压的读取电压Vread并且从PUF写入操作激活相同的列访问信号来执行单端读取操作。在激活字线之前，位线BL[0]和BL[1]经由激活的列访问信号并且通过由DATA接通的写入驱动器314来被预充电到VSS。因此，位线BL[0]和BL[1]现在都耦合到读出放大器310的“+”输入。虽然图7中未示出，但是读出放大器310的“-”输入在PUF读取验证操作期间接收参考电压。该参考电压可以被选择为足以检测单元的反熔丝器件的栅极氧化物中的第一击穿迹象的水平，如针对先前的冗余PUF模式所描述。
因为单元1和2都耦合到DB[0]，所以其中形成有导电链路的任一单元将增加DB[0]的电压水平，该电压水平可以由读出放大器310检测。成功检测到这种增加的电压水平是PUF编程成功的指示，并且在读出放大器310的D_OUT信号中反映。如在冗余PUF模式中，重复PUF写入操作和PUF读取验证操作，直到检测到成功的PUF编程或者已经过去预定数目的迭代而没有成功的PUF编程并且操作被认为已经失败。
对于与可以选择性地耦合到诸如读出放大器310等读出放大器的相同输入的多对位线连接的任何预定数目的单元对，执行PUF写入和PUF读取验证的循环。最后，所有单元对将被确定为成功编程了一个单元，但是不知道这对单元中的哪个单元已经被编程。再次，提供了根据本实施例的PUF值生成的随机性质。为了获取由来自每对单元的数据组成的PUF字，仅使用连接到两个位线之一的单元来执行PUF读取操作。如图8的表格中所示，在本示例中，字线WL[0]被驱动到Vread电压水平，并且结合激活开关器件326，开关器件318和324中的仅一个被激活。因此，一些单元将被检测为被编程，而其他单元将被检测为未被编程，因为它是这对单元中连接到被编程的未被访问的位线的另一单元。
一旦获取了PUF字，就可以执行正常数据编程操作以将该PUF字编程到相同的单元或不同的单元集合，如先前针对冗余PUF模式所描述。与先前描述的类似，PUF字的补码可以被获取并且被编程到促进每个PUF数据位及其补码的差分感测的位置。
以下是差分PUF模式的讨论。在差分PUF模式下，连接到相同字线并且连接到单独的位线的两个存储器单元300同时经历编程，这类似于正常PUF模式。这里的不同之处在于，每个所选择的位线(及其相应的所选择的单元)耦合到它们自己的写入驱动器314和316。
图8的表格示出了列访问信号的示例逻辑状态和所选择的字线的电压水平，这导致选择编号为1和5的单元经受编程电压并且位线BL[0]和BL[2]经由晶体管318、320、326、328、314和316耦合到VSS。假定DATA处于高逻辑状态以接通写入驱动器314和316。本领域技术人员将理解，可以使用列访问信号的不同的状态来选择单元配对2和6以及4和8以通过写入驱动器314耦合到VSS。在PUF写入操作的一个实施例中，所选择的字线驱动器302被激活以在所选择的字线WL[0]上施加编程电压持续特定持续时间，该特定持续时间已经基于制造工艺、单元结构和电压来被模拟或建模为足以实现其中一个单元的随机编程。
一旦编程周期结束，就执行PUF读取验证操作以检查两个单元中的至少一个是否已经被编程。与先前描述的PUF读取验证操作不同，其中仅需要单个周期来确定两个单元中的任一个是否被编程，本差分PUF模式针对经历编程的两个单元中的每个单元需要单独的读取验证循环。在激活字线之前，位线BL[0]和BL[2]经由先前激活的列访问信号并且通过由DATA接通的写入驱动器314和316来被预充电到VSS。
参考图8的表格，通过将所选择的字线驱动到小于VPGM的编程电压的读取电压Vread并且仅激活列访问信号COL_A[0]和COL_B[0]来执行第一单端读取操作。因此，位线BL[0]耦合到读出放大器310的“+”输入。虽然图7中未示出，但是读出放大器310的“-”输入在PUF读取验证操作期间接收参考电压。该参考电压可以被选择为足以检测单元的反熔丝器件的栅极氧化物中的第一击穿迹象的水平，如针对先前的冗余PUF模式所描述。这个第一读取验证周期的结果可以存储在寄存器中。位线再次被预充电，并且通过将所选择的字线驱动到小于VPGM的编程电压的读取电压Vread并且仅激活列访问信号COL_A[0]和COL_B[2]来执行第二单端读取操作。因此，位线BL[2]耦合到读出放大器310的“+”输入，并且该第二感测结果与第一感测结果相比较。产生逻辑1的简单XOR比较表明两个单元中只有一个已经被编程。任何其他结果表明两个单元都未能被编程，或者两个单元都已经被编程。
如在冗余PUF模式下那样，重复PUF写入操作和PUF读取验证操作，直到检测到成功的PUF编程或者已经过去预定数目的迭代而没有成功的PUF编程并且操作被认为已经失败。如果两个单元都已经被编程，则操作被认为已失败。
对于与每个可以选择性地耦合到诸如读出放大器310等读出放大器的两个输入的多对位线连接的任何预定数目的单元对，执行PUF写入和PUF读取验证的循环。最后，所有单元对将被确定为成功编程了一个单元。再次，提供了根据本实施例的PUF值生成的随机性质。为了获取由来自每对单元的数据组成的PUF字，仅使用连接到两个位线之一的单元来执行PUF读取操作。如图8的表格中所示，在本示例中，字线WL[0]被驱动到Vread电压水平，并且结合激活开关器件318和320，开关器件326和330中的仅一个被激活。因此，一些单元将被检测为被编程，而其他单元将被检测为未被编程，因为它是这对单元中连接到被编程的未被访问的位线的另一单元。
一旦获取了PUF字，就可以执行正常数据编程操作以将该PUF字编程到相同的单元或不同的单元集合，如先前针对冗余PUF模式所描述。与先前描述的类似，PUF字的补码可以被获取并且被编程到促进每个PUF数据位及其补码的差分感测的位置。
如先前针对图5A和图6的实施例所讨论，诸如P沟道晶体管304等写入驱动晶体管可以是第一限流器，而写入驱动晶体管314可以是第二限流器，其中任一个或两者都可以被配置为当第一反熔丝存储器单元已经被编程时抑制在编程时间窗内编程第二反熔丝存储器单元。此外，虽然图7中未示出，但是VPGM电压发生器或开关也可以在PUF编程期间被配置为限流器。
先前的讨论提到了图7的存储器阵列中的单元的PUF编程和正常编程。应当注意，PUF编程和正常编程的目标不同。在正常数据编程期间，优化了编程时间并且避免了边缘编程单元(弱编程单元)。例如，这可以通过使用更长的编程脉冲、更高的编程电压和更高的编程电流来完成。在正常编程读取验证操作期间，较高的参考电压用于标识边缘编程单元，以便进一步将它们编程为强编程单元。理想地，存储器单元在单个编程操作中被编程，其包括单个编程脉冲。
另一方面，PUF编程优化了参数以使编程一对并联连接的存储器单元中的一个存储器单元的概率最大化。如前所述，这可以通过限制下拉和/或上拉路径中的电流、可选地通过控制提供给上拉和下拉器件的电压来完成。作为示例，通过参考图5A的实施例，VPGM可以在PUF编程期间提供减小的电流，并且晶体管208的VSS连接可以被替换为从单元吸收较少电流的受控电流源。
图9是概述PUF编程过程的流程图，其对于冗余PUF模式、正常PUF模式和差分PUF模式是共同的。假定已经设置了PUF字的长度，并且已经选择了要经历PUF编程的单元的起始位置。该方法开始于400，在400处，使用先前描述的冗余、正常或差分PUF模式中的任何一个来执行一对存储器单元的随机编程。该步骤包括构成PUF字的位位置的每对单元的编程和读取验证。在402处，系统确定是否已经编程了所有PUF数据位置。如果不是，则下一单元对被选择用于在400处编程。否则，所有PUF数据位置已被确定为这对单元中的一个单元已经被编程，并且PUF数据字在404处被读出。
根据本方法的可选实施例，一些应用可能需要在PUF数据字的随机编程的逻辑0和1数据之间的一定百分比的偏移。例如，预定偏移可以是50％，其中一半PUF数据位是逻辑0，而另一半是逻辑1。板载逻辑可以对各个位进行计数并且确定偏移是否为50％、或者在特定的预定偏移范围内。例如，50％到60％的数据位可以是逻辑0。
PUF数据字偏移确定在406处进行，并且如果它与预定偏移不匹配或不在预定偏移范围内，则针对当前选择的起始位置的PUF编程过程被认为是失败的，并且是在408处选择用于PUF编程过程的开始的新的位置。然后，在400处再次开始新的PUF编程过程。代替在408处选择新的单元，可以将整个器件视为故障部分。否则，PUF数据字偏移匹配并且偏移或者在预定偏移范围内，并且该方法进行到410以将PUF数据硬编程到当前单元或存储器阵列中的不同位置处的新单元。该硬编程使用将在存储器设备的正常数据编程操作期间使用的正常编程电压和电流，导致编程的单元具有大于来自PUF编程单元的最小读取电流的读取电流。
图10是概述根据本实施例的可以用作图9的步骤400的一部分的用于PUF编程的方法的流程图。该方法在500处通过将两个反熔丝存储器单元并联耦合到至少一个限流器件来开始。这种情况的示例在图5A的实施例中示出，其中反熔丝存储器单元100和102具有与限流器104并联连接的栅极66，并且具有与限流器106并联连接的位线接触件76。类似地，图7的存储器阵列电路示意图示出了两个反熔丝存储器单元如何能够并联连接到字线驱动器302和写入驱动器314。在502处，电压同时施加到两个反熔丝存储器单元，这两个反熔丝存储器单元通过在其栅极氧化物中形成导电链路而有助于对单元进行编程。在504处，反熔丝存储器单元中的一个随机地编程并且在其栅极氧化物中形成导电链路。这种情况的示例先前在图5C中示出，其中导电链路212形成在反熔丝存储器单元102中。之后，在506处，抑制另一反熔丝存储器单元被编程。这可以通过减小跨未编程的反熔丝存储器单元的电场的一个或两个限流器的动作来完成。
在测试模式中对于五个阵列并行地使用两个单元的同时应力来测试先前描述的方法。使用汉明距离评估所生成的PUF值的随机性和唯一性。结果表明，对于5个阵列中的每个阵列，接近理想的代码的随机性和唯一性。生成的PUF值在不同温度条件和读取方案下示出超过50个读取循环的稳定性。
图7的实施例所示的开关器件的特定配置仅是可以用于提供前述三种PUF编程模式的器件、逻辑门和地址信号的可能的配置和类型的一个实例。根据本实施例，可以使用允许执行所有三种操作模式的任何配置。
在先前描述的实施例中，PUF随机数据编程操作在预定的“最坏情况”时间结束，如针对图5A、图5B和图5C所示的实施例所解释。该最坏情况编程操作时间是基于最难编程的反熔丝存储器单元的建模或实验来被选择的，并且由控制信号的定时和应用的存储器器件的状态机(未示出)或其他控制逻辑(未示出)来实现。这种单元需要更长的时间段来形成弱导电链路。
先前描述的随机PUF编程实施例使用图2的单晶体管反熔丝存储器单元示出。先前描述的PUF编程实施例适用于具有独立于构成单元的晶体管的数目的反熔丝器件的任何存储器单元。例如，图1的双晶体管反熔丝存储器单元可以用于代替单晶体管反熔丝存储器单元，而效果相同。图11是类似于图5A的PUF数据编程系统的图，不同之处在于，反熔丝存储器单元100和102被替换为2个晶体管反熔丝存储器单元600和602。前面的附图中出现的相同的附图标记表示已经描述过的相同元件。现在描述在图11与图5A之间不同的元件。由晶体管204和206组成的驱动器电路现在用作单元板(CP)驱动器，用于响应于单元板选择信号SEL_CP而向单元600和602的栅极44施加编程电压VPGM。在这个示例中，响应于字线选择信号SEL_WL，单独的字线驱动器电路604驱动连接到单元600和602的栅极32的字线。随机PUF编程操作与先前针对图5A的实施例所描述的完全相同，不同之处在于，在编程操作的持续时间内驱动所选择的字线以将位线接触件42电耦合到栅极44下方的沟道的附加步骤。该字线电压应当足够高以允许来自栅极44与下面的沟道之间的导电链路的所有电流传递到位线接触件40。
在图11所示的示例实施例中，一个字线驱动器和一个单元板驱动器连接到一对反熔丝存储器单元。在替代配置中，可以同时激活两个字线驱动器和两个单元板驱动器，以与图6的实施例中所示的类似的方式对一对两个晶体管反熔丝存储器单元中的一个进行编程。在这样的实施例中，两个存储器单元600和602都将直接连接到相同的位线，如图6的实施例中所示。
所提出的方法在各种各样的参数和显著的工艺变化下是稳定的，因为损坏与未损坏的氧化物之间的传导的差异很大(例如，至少3个数量级)。
本实施例提供高水平的真随机性，优于其他已知技术。本实施例提供随时间和读取周期的高可靠性、以及PUF值的高重复性，优于其他已知技术。
基于先前描述的实施例的OTP存储器器件使用由诸如TSMC等铸造厂提供的180BCD(180nm双极CMOS-DMOS)工艺来制造。图12、图13和图14示出了PUF编程的示例参数和结果。使用耦合到位线的单个限流器、使用先前描述的冗余PUF模式来执行PUF编程。图12示出了具有用于OTP数据的正常编程和PUF编程的示例参数的表格。图13和图14是分别示出针对制造的OTP存储器器件的OTP PUF可编程性测试结果和OTP PUF错误测试结果的图表。
图12的表格示出了在正常数据编程和PUF编程期间的施加到反熔丝器件的栅极的编程电压、脉冲长度、脉冲数、利用第一脉冲编程的位数、施加到反熔丝器件的读取验证电压以及读取验证脉冲长度。在正常数据编程期间，选择参数以最大化在第一编程脉冲之后编程单元的概率。如前面针对PUF编程所讨论，一些应用在构成PUF数据字的整个位的集合中需要50％的逻辑0和1。这是通过在每对存储器单元中编程恰好一位来实现的。在本实施例中，这如图12所示通过相对于正常数据编程减小编程电压和编程脉冲长度但是重复施加较短的编程脉冲(具有中间读取验证周期以检查一个存储器单元的成功编程)来完成。在本示例中，5μs的最小脉冲长度最终将产生99.9％的多对单元，其中单个位被编程。通常，与用于正常数据编程的脉冲长度相比，PUF编程脉冲长度短10到100倍。
图13的OTP PUF可编程性测试结果图表示出了在累积暴露时间上在5μs、20μs、50μs和150μs的脉冲长度的每个脉冲之后未编程位置(在这个示例中每个位置两个单元)的百分比。该图表示出，通过使用很多短的5μs脉冲产生99.9％的多对单元，其中单个位被编程。根据最终应用，如果不需要50％的逻辑0和1，则使用20μs和50μs的脉冲长度可以提供令人满意的结果。
图14的OTP PUF错误测试结果图表示出了PUF编程中的错误量与编程脉冲长度的关系。在该图表中，误差被定义为每个单元对编程的两个位的百分比。从图14的结果清楚地示出，5μs脉冲导致<0.1％的误差。换言之，使用5μs脉冲导致99.9％的位单元对仅具有一个编程的单元。使用50μs到150μs的持续时间之间的脉冲会导致0.5％至2.1％的误差，这表示高达2％的单元对的两个单元都被编程。
返回图12的表格，现在简要讨论用于正常数据编程和PUF编程的读取验证电压和脉冲长度。在正常数据编程期间，使用最小读取电压和最大参考电压水平(或最小脉冲宽度)以验证编程的单元具有足够的余裕来完成读取验证。另一方面，PUF编程读取验证旨在检测反熔丝器件中的氧化物击穿的早期迹象。在本实施例中，这通过例如将读取验证电压增加到最大水平并且使用最小参考电压水平(或最大脉冲宽度)来完成。
本领域技术人员将理解，使用来自不同铸造厂的不同工艺制造的反熔丝存储器单元可能导致使用不同的编程电压、读取验证电压并且可能与不同于图12的表格中所示的不同的脉冲长度相结合，以便达到类似的结果。
当前描述的实施例不需要读取操作、针对第二反熔丝的应力的自终止。当前描述的实施例提供了在读取周期和读取条件下的生成的PUF值的高稳定性和可靠性，并且汉明距离随时间的退化最小。已知的现有技术已经报道了汉明距离随时间的2-3％的退化水平。观察到PUF值的高随机性和唯一性(接近理想的汉明距离)。
先前描述的实施例使用反熔丝器件来生成PUF，但是实施例不必限于反熔丝器件。可以使用诸如熔丝等其他存储器存储设备。需要随时间暴露于电压和电流以成功编程并且由于编程而在字线与电耦合到单元的位线之间在单元中形成传导路径的任何存储器器件适合于在本实施例中使用。虽然字线和位线是存储器上下文特定术语，但是可以使用具有与字线和位线类似的功能的其他半导体结构。可以开发不同的限流电路以确定何时已成功编程一对单元中的第一单元。这样的电路可以基于所使用的单元的类型和当编程与未编程时的单元行为的知识来被开发。
在前面的描述中，出于解释的目的，阐述了很多细节以便提供对实施例的透彻理解。然而，对于本领域技术人员很清楚的是，不需要这些具体细节。在其他情况下，以框图形式示出了公知的电气结构和电路，以免模糊理解。例如，没有提供关于本文中描述的实施例被实现为软件例程、硬件电路、固件还是其组合的具体细节。
本公开的实施例可以被表示为存储在机器可读介质(也称为计算机可读介质、处理器可读介质或其中包含有计算机可读程序代码的计算机可用介质)中的计算机程序产品。机器可读介质可以是任何合适的有形非暂态介质，包括磁性、光学或电子存储介质，包括磁盘、光盘只读存储器(CD-ROM)、存储器器件(易失性或非易失性)、或类似的存储机制。机器可读介质可以包含各种指令集、代码序列、配置信息或其他数据，其在被执行时引起处理器执行根据本公开的实施例的方法中的步骤。本领域普通技术人员将理解，实现所描述的实现所必需的其他指令和操作也可以存储在机器可读介质上。存储在机器可读介质上的指令可以由处理器或其他合适的处理设备执行，并且可以与电路接口以执行所描述的任务。
上述实施例仅旨在作为示例。本领域技术人员可以对特定实施例进行改变、修改和变化。权利要求的范围不应担当受本文所述的特定实施例的限制，而应当以与整个说明书相一致的方式来解释。

Claims (19)

1.一种物理不可克隆功能PUF值生成系统，包括：
一对基于电介质击穿的反熔丝存储器单元，每个反熔丝存储器单元具有彼此电耦合以用于接收第一电压的第一端子和彼此电耦合以用于接收第二电压的第二端子，以启用对所述一对反熔丝存储器单元中的随机一个反熔丝存储器单元的编程；以及
限流电路，被配置为在编程操作期间在所述第二端子耦合到所述第二电压时将所述第一电压耦合到所述第一端子，所述限流电路被配置为在所述编程操作期间所述一对反熔丝存储器单元中的第一反熔丝存储器单元形成导电链路之后基于所述第一端子处的电压改变而在所述第一电压与所述第一端子之间提供电压差，所述导电链路从所述限流电路向所述第二端子传导电流，其中所述电压差抑制对所述一对反熔丝存储器单元中的第二反熔丝存储器单元的编程。
2.根据权利要求1所述的PUF值生成系统，其中所述第一端子是所述反熔丝存储器单元的栅极端子，并且所述第二端子是所述反熔丝存储器单元的彼此电耦合的扩散接触件。
3.根据权利要求2所述的PUF值生成系统，其中所述第一电压是编程电压，并且所述第二电压是VSS。
4.根据权利要求3所述的PUF值生成系统，其中所述限流电路包括将所述编程电压耦合到所述栅极端子的字线驱动器电路的晶体管，并且所述电压差是所述栅极端子相对于所述编程电压的电压降。
5.根据权利要求4所述的PUF值生成系统，其中所述限流电路进一步包括用于提供所述编程电压的电压发生器。
6.根据权利要求3所述的PUF值生成系统，其中所述限流电路包括用于向所述栅极端子提供所述编程电压的电压发生器。
7.根据权利要求3所述的PUF值生成系统，其中所述限流电路包括将VSS耦合到所述扩散接触件的写入驱动器电路的晶体管，并且所述电压差是所述扩散接触件相对于VSS的电压降。
8.根据权利要求3所述的PUF值生成系统，其中所述栅极端子并联连接到由字线驱动器电路驱动的字线，并且所述扩散接触件连接到相应的位线。
9.根据权利要求8所述的PUF值生成系统，其中列访问电路系统被配置为选择性地将所述位线彼此耦合并且耦合到所述限流电路。
10.根据权利要求8所述的PUF值生成系统，其中所述限流电路包括所述字线驱动器电路。
11.根据权利要求3所述的PUF值生成系统，其中所述第一反熔丝存储器单元的栅极端子和所述第二反熔丝存储器单元的栅极端子连接到同时激活的不同字线驱动器电路，并且所述扩散接触件连接到公共位线。
12.根据权利要求11所述的PUF值生成系统，其中列访问电路系统被配置为选择性地将所述公共位线耦合到所述限流电路。
13.一种物理不可克隆功能PUF值生成方法，包括：
向彼此电耦合的一对反熔丝存储器单元的第一端子施加第一电压；
向彼此电耦合的所述一对反熔丝存储器单元的第二端子施加第二电压，所述第一电压和所述第二电压对于编程反熔丝存储器单元是有效的；
响应于所述第一电压和所述第二电压而在所述一对反熔丝存储器单元中的第一反熔丝存储器单元中形成导电链路，以从所述第一端子向所述第二端子传导电流；以及
响应于从所述第一端子向所述第二端子传导的电流而改变所述第一端子的电压水平，所述电压水平对于抑制编程所述一对反熔丝存储器单元中的第二反熔丝存储器单元是有效的。
14.根据权利要求13所述的方法，其中改变所述电压水平包括限制所述第一电压与所述第一端子之间的电流。
15.根据权利要求14所述的方法，其中限制电流包括提供所述第一端子相对于所述第一电压的电压降。
16.根据权利要求15所述的方法，其中施加所述第一电压包括利用字线驱动器使用所述第一电压来驱动连接到所述第一端子的字线，并且所述字线驱动器的晶体管提供所述字线相对于所述第一电压的所述电压降。
17.根据权利要求16所述的方法，其中施加所述第二电压包括选择性地将连接到所述第二端子的位线耦合到所述第二电压。
18.根据权利要求14所述的方法，其中限制电流包括基于所述第二端子处的电压改变而提供所述第二电压相对于所述第二端子的电压降。
19.根据权利要求18所述的方法，其中施加所述第一电压包括利用写入驱动器使用所述第一电压来驱动连接到所述第一端子的位线，并且所述写入驱动器的晶体管提供所述第一电压相对于所述位线的所述电压降。
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