CN109493902B - 随机码产生器及其相关控制方法 - Google Patents

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Abstract

一种半导体芯片中的随机码产生器，包括：PUF记忆单元阵列、控制电路与验证电路。PUF记忆单元阵列包括m×n个PUF记忆单元。控制电路与验证电路连接至该PUF记忆单元阵列。于编程动作时，该控制电路编程该PUF记忆单元阵列。于验证动作时，该验证电路由该PUF记忆单元阵列中判断出p个PUF记忆单元为正常PUF记忆单元，并对应的产生映射信息，且p小于m×n。当该半导体芯片开始运作时，该控制电路根据该映射信息来读取该PUF记忆单元阵列中的该p个正常PUF记忆单元的储存状态，并组成随机码。

Description

随机码产生器及其相关控制方法
技术领域
本发明是一种随机码产生器与相关控制方法，且特别涉及一种利用物理不可复制技术(physically unclonable function，简称PUF技术)的随机码产生器及其相关控制方法。
背景技术
物理不可复制技术(physically unclonable function，简称PUF技术)是一种创新的方式用来保护半导体芯片内部的数据，防止半导体芯片的内部数据被窃取。根据PUF技术，半导体芯片内的随机码产生器(random code generator)能够提供随机码(randomcode)。此随机码可作为半导体芯片(semiconductor chip)上特有的身份码(ID code)，用来保护内部的数据。
一般来说，PUF技术是利用半导体芯片的制造变异(manufacturing variation)来获得独特的随机码。此制造变异包括半导体的制程变异(process variation)。也即，就算有精确的制程步骤可以制作出半导体芯片，但是其随机码几乎不可能被复制(duplicate)。因此，具有PUF技术的半导体芯片通常被运用于高安全防护的应用(applications withhigh security requirements)。
美国专利号US 9,613,714公开利用一次编程记忆单元(one time programmablecell，简称OTP记忆单元，OTP cell)来组成随机码产生器，用来产生随机码(random code)。
在随机码产生器中包括OTP记忆单元，OTP记忆单元中包括两个储存电路(storingcircuit)。其中，每个储存电路中具有反熔丝晶体管(antifuse transistor)。再者，OTP记忆单元又可称为物理不可复制记忆单元(简称PUF记忆单元，PUF cell)，且每个PUF记忆单元中可储存一个位的随机码。
一般来说，当反熔丝晶体管的栅极端(gate terminal)与源漏端(source/drainterminal)之间的电压差未超过其耐压时，反熔丝晶体管维持在高电阻值状态。反之，当反熔丝晶体管的栅极端与漏源端之间的电压差超过其耐压时，反熔丝晶体管的栅极氧化层会破裂(rupture)，使得反熔丝晶体管由高电阻值状态改变为低电阻值状态。
在美国专利号US 9,613,714中提出多种可产生随机码的PUF记忆单元。举例来说，请参照图1A与图1B，其所示出为现有PUF记忆单元及相关偏压示意图。
PUF记忆单元c1包括：选择晶体管S1、反熔丝晶体管A1、反熔丝晶体管A2以及选择晶体管S2。其中，选择晶体管S1的第一源/漏端连接至位线BL，选择晶体管S1的栅极端连接至字线WL；反熔丝晶体管A1的第一源/漏端连接至选择晶体管S1的第二源/漏端，反熔丝晶体管A1的栅极端连接至反熔丝控制线AF1；反熔丝晶体管A2的第一源/漏端连接至反熔丝晶体管A1的第二源/漏端，反熔丝晶体管A2的栅极端连接至反熔丝控制线AF2；选择晶体管S2的第一源/漏端连接至反熔丝晶体管A2的第二源/漏端，选择晶体管S2的栅极端连接至字线WL，选择晶体管S2的第二源/漏端连接至位线BL。
如图1B所示，于编程动作(program action)时，提供接地电压(0V)至位线BL，提供选择电压(Vdd)至字线WL，提供编程电压(Vpp)至反熔丝控制线AF1、AF2。另外，在编程动作时，字线WL的电压范围也可设计在选择电压(Vdd)及Vdd2电压之间，其中Vdd2电压大小介于选择电压(Vdd)～编程电压(Vpp)之间。再者，在PUF技术领域中，编程动作(programaction)与另一种编程动作(enroll action)是相同的意思。也即，PUF记忆单元可被编程(programmed)，也可以说PUF记忆单元可被编程(enrolled)。
于进行编程动作时，选择晶体管S1与S2开启，反熔丝晶体管A1与A2会同时接收到编程电压(Vpp)。因此，反熔丝晶体管A1与A2其中之一会改变其状态。举例来说，反熔丝晶体管A1改变为低电阻值状态，而反熔丝晶体管A2维持在高电阻值状态。或者，反熔丝晶体管A2改变为低电阻值状态，而反熔丝晶体管A1维持在高电阻值状态。换句话说，由于反熔丝晶体管A1与A2的制造变异，于编程动作时并无法预测哪个反熔丝晶体管A1与A2会改变其状态。
于进行读取动作(read action)时，提供接地电压(0V)至位线BL，提供选择电压(Vdd)至字线WL，提供读取电压(Vr)至反熔丝控制线AF1。另外，在读取动作时，字线WL及读取电压(Vr)的电压范围也可设计在选择电压(Vdd)及Vdd2电压之间，其中Vdd2电压大小介于选择电压(Vdd)～编程电压(Vpp)之间。
于进行读取动作时，选择晶体管S1、S2开启。而反熔丝晶体管A1产生读取电流至位线BL。一般来说，具低电阻值状态的反熔丝晶体管A1所产生的读取电流会远大于具高电阻值状态的反熔丝晶体管A1所产生的读取电流。举例来说，具低电阻值状态的反熔丝晶体管A1所产生的读取电流约为10μA，具高电阻值状态的反熔丝晶体管A1所产生的读取电流约为0.1μA。
换言之，于进行读取动作时，后续的处理电路(未示出)会判断反熔丝晶体管A1的读取电流的大小来决定PUF记忆单元c1的储存状态。举例来说，反熔丝晶体管A1产生较大的读取电流时，可判断PUF记忆单元c1为第一储存状态。反之，反熔丝晶体管A1较小的读取电流时，可判断PUF记忆单元c1为第二储存状态。
由以上的说明可知，由于反熔丝晶体管A1与A2的制造变异，于编程动作时，并无法预测哪一个反熔丝晶体管A1与A2会改变其状态。因此，编程后的PUF记忆单元c1，其储存状态即可作为随机码(random code)的一个位(bit)。
另外，随机码产生器中更包括多个PUF记忆单元。因此，编程多个PUF记忆单元后，随机码产生器即可根据多个PUF记忆单元的储存状态来产生随机码。举例来说，随机码产生器中有8个PUF记忆单元。而编程8个PUF记忆单元后，随机码产生器即根据8个PUF记忆单元的储存状态来产生一个位组(byte)的随机码。
由于随机码是半导体芯片(semiconductor chip)上特有的身份码(ID code)，所以随机码产生器必须保持随机码的正确性。当随机码产生器产生错误的随机码时，将造成错误的身份码(ID code)。因此，半导体芯片将无法根据错误的随机码来取得受保护的内部数据，而半导体芯片也无法正常运作。
发明内容
本发明的主要目的在于提出一种随机码产生器，包括：PUF记忆单元阵列，包括m×n个PUF记忆单元；控制电路，连接至该PUF记忆单元阵列，其中于编程动作时，该控制电路编程该PUF记忆单元阵列；以及验证电路，连接至该记忆单元阵列；其中，于验证动作时，该验证电路由该PUF记忆单元阵列中判断出p个PUF记忆单元为正常PUF记忆单元，并对应的产生映射信息，且p小于m×n；其中，当该半导体芯片开始运作时，该控制电路根据该映射信息来读取该PUF记忆单元阵列中的该p个正常PUF记忆单元的储存状态，并组成随机码。
本发明涉及一种随机码产生器的控制方法，该随机码产生器包括：PUF记忆单元阵列，具有m×n个PUF记忆单元。该控制方法包括下列步骤：编程该PUF记忆单元阵列；由该PUF记忆单元阵列中判断出p个PUF记忆单元为正常PUF记忆单元，并对应的产生映射信息，且p小于m×n；以及当半导体芯片开始运作时，根据该映射信息来读取该PUF记忆单元阵列中的该p个正常PUF记忆单元的储存状态，并组成随机码。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下。
附图说明
图1A与图1B为现有PUF记忆单元及相关偏压示意图。
图2为本发明随机码产生器示意图。
图3为投票电路示意图。
图4A为本发明随机码产生器的编程动作与验证动作的控制流程。
图4B为本发明随机码产生器产生随机码的流程示意图。
图5A与图5B为本发明验证动作的控制流程的一个范例。
符号说明
200：随机码产生器
205：控制电路
210、510：PUF记忆单元阵列
215：验证电路
220：感测电路
230：投票电路
240、540：信息区块
310、320：缓冲器
330：判断电路
331～33n：异或非门
340：与门
具体实施方式
一般来说，PUF记忆单元在编程动作后，在理想状况下仅会造成一反熔丝晶体管的栅极氧化层破裂而改变其状态，而另一个反熔丝晶体管的栅极氧化层不会破裂而不会改变其状态。而此PUF记忆单元即为正常PUF记忆单元。
然而，在少数状况下，PUF记忆单元在进行编程动作后，PUF记忆单元内部会有两个反熔丝晶体管的栅极氧化层皆破裂的情形、或者两个反熔丝记忆单元的栅极氧化层皆未破裂的情形、或者反熔丝晶体管的栅极氧化层破裂不完全的情形发生。因此，上述PUF记忆单元即为低可信度PUF记忆单元(low reliability PUF cell)，而低可信度PUF记忆单元可能会造成位翻转(bit flipping)，而无法准确的判断其储存状态。也就是说，在某些状况下PUF记忆单元会呈现第一储存状态，在其他状况下PUF记忆单元会呈现第二储存状态。
由以上的说明可知，当随机码产生器中有低可信度PUF记忆单元时，随机码产生器可能会产生错误的随机码，使得半导体芯片无法正常运作。
请参照图2，其所示出为本发明随机码产生器示意图。随机码产生器200配置于半导体芯片中，随机码产生器200包括：控制电路205、PUF记忆单元阵列(PUF array)210与验证电路(verification circuit)215。其中，PUF记忆单元阵列210包括m×n个PUF记忆单元pc1,1～pcm,n。
控制电路205连接至PUF记忆单元阵列210用以控制PUF记忆单元阵列210进行编程动作、读取动作或者验证动作。
根据本发明的实施例，图2的PUF记忆单元阵列210中，每个PUF记忆单元pc1,1～pcm,n的结构类似图1A的PUF记忆单元。也即，每个PUF记忆单元pc1,1～pcm,n连接至一条字线、一条位线、与两条反熔丝控制线。因此，PUF记忆单元阵列210连接至m条字线WL1～WLm、n条位线BL1～BLn以及2n条反熔丝控制线AF1～AF2n。
当然，本发明的PUF记忆单元阵列210也可以由差动PUF记忆单元(differentialPUF cell)所组成，每个差动PUF记忆单元可产生一位的随机码。此时，每个差动PUF记忆单元连接至一条字线、一位线对(bit line pair)、与两条反熔丝控制线。
再者，验证电路215包括：感应电路(sensing circuit)220、投票电路(votingcircuit)230与信息区块(information block)240。
感测电路220中包括n个感测放大器(sense amplifier)SA_1～SA_n连接至对应的位线BL1～BLn。感测电路220于编程动作时，可提供适当的电压(例如，0V)至位线BL1～BLn。另外，于读取动作时，感测电路220的感测放大器SA_1～SA_n可以根据位线BL1～BLn上的读取电流大小来判断对应PUF记忆单元的储存状态，并产生数据信号D1～Dn。
投票电路230连接至感测电路220以接收数据信号D1～Dn。根据本发明的实施例，于随机码产生器200的验证动作时，投票电路230根据数据信号D1～Dn来判断对应的PUF记忆单元中是否有低可信度PUF记忆单元，并且产生结果信号S。
再者，数据区块240根据结果信号S来产生映射信息(mapping information)。根据本发明的实施例，信息区块240中有多个标记(flag)fg_1～fg_m，且每个标记fg_1～fg_m皆为非易失性存储器(nonvolatile memory)。再者，投票电路230根据结果信号S来可选择性地设定标记fg_1～fg_m，并组成映射信息。也就是说，信息区块240中的映射信息记录PUF记忆单元210中正常PUF记忆单元的位置。因此，控制电路205可根据信息区块240中的映射信息，由PUF记忆单元阵列210中的正常PUF记忆单元来组成随机码。
请参照图3，其所示出为投票电路示意图。投票电路230中包括第一缓冲器(buffer)310、第二缓冲器320与判断电路330。根据本发明的实施例，于验证动作的第一验证环境下，第一缓冲器310接收感测电路220输出的数据信号D1～Dn，成为第一读取数据D1a～Dna。于验证动作的第二验证环境下，第二缓冲器320接收感测电路220输出的数据信号D1～Dn，成为第二读取数据D1b～Dnb。
再者，判断电路330判断第一读取数据是否等于第二读取数据，并产生结果信号S。判断电路330中包括n个异或非门(XNOR gate)331～33n与一与门(AND gate)340。第一异或非门331接收第一缓冲器310的第一位D1a以及第二缓冲器320的第一位D1b，并输出第一投票信号(voting signal)V1；第二异或非门332接收第一缓冲器310的第二位D2a以及第二缓冲器320的第二位D2b，并输出第二投票信号V2；依此类推。另外，与门340接收所有n个投票信号V1～Vn，并产生结果信号S。
明显地，当第一读取数据等于第二读取数据时，所有n个投票信号V1～Vn皆为逻辑高电位，而结果信号S为逻辑高电位。反之，当第一读取数据不等于第二读取数据时，至少有一个投票信号为逻辑低电位，使得结果信号S为逻辑低电位。也就是说，当结果信号S为逻辑高电位时，代表第一读取数据等于第二读取数据；当结果信号S为逻辑低电位时，代表第一读取数据不等于第二读取数据。
再者，本发明并未限定判断电路330的结构。举例来说，判断电路330中包括n个异或门(XOR gate)以及一或门(OR gate)。第一异或门接收第一缓冲器310的第一位D1a以及第二缓冲器320的第一位D1b，并输出第一投票信号V1；第二异或门接收第一缓冲器310的第二位D2a以及第二缓冲器320的第二位D2b，并输出第二投票信号V2；依此类推。另外，或门接收所有的n个投票信号V1～Vn，并产生结果信号S。因此，当结果信号S为逻辑低电位时，代表第一读取数据等于第二读取数据；当结果信号S为逻辑高电位时，代表第一读取数据不等于第二读取数据。
请参照图4A，其所示出为本发明随机码产生器的编程动作与验证动作的控制流程。首先，编程PUF记忆单元阵列210(步骤S310)。根据本发明的实施例，进行编程动作以编程PUF记忆单元阵列210时，提供编程电压Vpp至反熔丝控制线AF1～AF2n，提供接地电压(0V)至位线BL1～BLn。接着，依序提供选择电压Vdd至字线WL1～WLm，使得字线WL1～WLm依序动作。因此，记忆单元阵列210中的所有PUF记忆单元pc1,1～pcm,n皆被编程。
举例来说，当选择电压Vdd提供至字线WL1时，字线WL1动作，而第一列为选定列(selected row)。因此，选定列上的n个PUF记忆单元pc1,1～pc1,n被编程。同理，当选择电压Vdd提供至字线WL2时，字线WL2动作，而第二列为选定列。因此，选定列上的n个PUF记忆单元pc2,1～pc2,n被编程。依此类推，当所有字线WL1～WLm皆动作之后，PUF记忆单元阵列210中的所有PUF记忆单元pc1,1～pcm,n皆被编程。
另外，步骤S310之后即为验证动作。根据本发明的实施例，于验证动作时会提供不同的验证环境，并判断在不同的验证环境下，相同的PUF记忆单元能否呈现相同的储存状态。举例来说，不同的验证环境可为提供不同的读取电压Vr来进行读取动作，或者在不同的运作温度下进行读取动作，又或利用不同的读取速度(sensing speed)进行读取动作等等。
如图4A所示，设定x等于1(步骤S312)。
接着，于第一验证环境下，动作字线WLx，使得感测电路220判断选定列上PUF记忆单元的储存状态，并将产生的第一读取数据暂存于投票电路230(步骤S316)。举例来说，控制电路205提供第一读取电压Vr1至奇数的反熔丝控制线，提供接地电压(0V)至偶数的反熔丝控制线后，使得感测电路220产生第一读取数据。
接着，于第二验证环境下，动作字线WLx，使得感测电路220判断选定列上PUF记忆单元的储存状态，并将产生的第二读取数据暂存于投票电路230(步骤S320)。举例来说，控制电路205提供第二读取电压Vr2至奇数的反熔丝控制线，提供接地电压(0V)至偶数的反熔丝控制线后，使得感测电路220产生第二读取数据。
当第一读取数据相异于第二读取数据时(步骤S322)，代表选定列中存在低可信度PUF记忆单元。此时，投票电路230会设定信息区块240中的标记fg_x(步骤S324)。接着，先判断x是否等于m(步骤S326)。若x等于m则代表所有列(对应字线WL1～WLm)的PUF记忆单元皆已被验证。此时，结束验证动作。若x不等于m(步骤S326)，则设定x＝x+1(步骤S328)后，回到步骤S316。
反之，当第一读取数据相同于第二读取数据时(步骤S322)，代表选定列中皆为正常PUF记忆单元。接着先判断x是否等于m(步骤S326)，若x等于m则代表所有列(对应字线WL1～WLm)的PUF记忆单元皆已被验证。此时，结束验证动作。反之，若x不等于m(步骤S326)，则设定x＝x+1(步骤S328)后，回到步骤S316。
请参照图4B，其所示出为本发明随机码产生器产生随机码的流程示意图。当验证动作完成后，随机码产生器已经可以产生随机码。首先，控制电路205读取信息区块240中的映射信息(步骤S330)。接着，控制电路205根据映射信息，读取PUF记忆单元阵列210中对应的PUF记忆单元，并产生随机码(步骤S332)。也就是说，控制电路205根据映射信息来读取PUF记忆单元阵列210中的正常PUF记忆单元的储存状态，并组成随机码。因此，当半导体芯片开始运作时，随机码产生器200即可输出随机码。
以下以m＝16及n＝128所组成16×128的PUF记忆单元阵列210为例来说明本发明的随机码产生器200，且随机码产生器200可产生128位的随机码。
请参照图5A与图5B，其所示出为本发明验证动作的控制流程的一个范例。如图5A所示，PUF记忆单元阵列510中的第一列为选定列。举例来说，于不同的验证环境下，选定列所产生的第一读取数据相异于第二读取数据，因此信息区块540中的标记fg_1被设定(set)，例如被设定为第一储存状态。换句话说，第一列的128个记忆单元pc1,1～pc1,128中存在低可信度PUF记忆单元，感测电路产生的数据信号中可能会有错误位(error bit)，所以控制电路不会利用第一列来产生随机码。
如图5B所示，PUF记忆单元阵列510中的第二列为选定列。举例来说，于不同的验证环境下，选定列所产生的第一读取数据相异于第二读取数据，因此信息区块540中的标记fg_2被设定(set)，例如被设定为第一储存状态。换句话说，第二列的128个记忆单元pc2,1～pc2,128中存在低可信度PUF记忆单元，感测电路产生的数据信号中可能会有错误位，所以控制电路不会利用第二列来产生随机码。
再者，假设PUF记忆单元阵列510中的第三列为选定列时，于不同的验证环境下，选定列所产生的第一读取数据相同于第二读取数据。因此，信息区块540中的标记fg_3未被设定，例如维持在第二储存状态，且结束验证动作。也就是说，标记fg_3所对应的第三列中的128个记忆单元pc3,1～pc3,128中皆为正常PUF记忆单元。
再者，PUF记忆单元阵列510中的其他列也是以相同的方式来进行验证，并选择性地设定对应的标记。其详细动作不在赘述。
当半导体芯片开始运作时，控制电路读取信息区块540中的映射信息。根据本发明的实施例，控制电路依序搜索信息区块540中第一个未被设定的标记。如图5B所示，控制电路搜索到未被设定的标记fg_3。因此，控制电路动作标记fg_3所对应的第三字线WL3，而感测电路即根据位线上的电流大小来判断PUF记忆单元阵列510中第三列的128个PUF记忆单元pc3,1～pc3,128的储存状态，并产生128位的随机码。
再者，于图4A中的编程动作与验证动作的控制流程中，控制电路先编程PUF记忆单元阵列中的所有记忆单元后，才进行验证动作。当然，本发明也可以编程PUF记忆单元阵列中的一列PUF记忆单元后，即验证被编程的该列PUF记忆单元。
再者，图4A中的验证动作的控制流程中是验证所有列的PUF记忆单元并选择性地设定对应的标记。然而，本发明并不限定于此。
举例来说，假设随机码产生器具有16×128尺寸的PUF记忆单元阵列，且随机码产生器产生256位的随机码。此时，于验证动作中时需要验证两列的PUF记忆单元为正常的PUF记忆单元，并记录于信息区块后即可结束验证动作。因此，当半导体芯片开始运作时，控制电路根据映射信息来依序动作两条字线，并产生256位的随机码。也即，当验证结束动作结束后，PUF记忆单元阵列中可能有尚未被编程的PUF记忆单元。
再者，由于投票电路230中的判断电路330可判断选定列上的低可信度PUF记忆单元与正常PUF记忆单元的位置。因此，也可以由PUF记忆单元阵列510中其他列的正常PUF记忆单元来替代(substitute)选定列中的低可信度PUF记忆单元。举例来说，经过验证动作后，PUF记忆单元阵列510中的第一列中被判断出12个低可信度PUF记忆单元以及116个正常记忆单元，其对应位置被记录于信息区块540。另外，PUF记忆单元阵列510中的第二列可以判断出12个正常PUF记忆单元，其对应位置被记录于信息区块540。因此，当半导体芯片开始运作时，控制电路根据映射信息由PUF记忆单元阵列510中第一列的116个正常PUF记忆单元与第二列的12个正常PUF记忆单元来组成128位的随机码。
由以上的说明可知，本发明的随机码产生器与相关控制方中，随机码产生器内具备m×n尺寸的PUF记忆单元阵列。当PUF记忆单元阵列进行编程动作后，即进行验证动作。在验证动作时，提供不同的验证环境，并由PUF记忆单元阵列中判断出p个PUF记忆单元为正常PUF记忆单元，并对应的记录于映射信息中，其中p小于m×n。因此，当半导体芯片开始运作时，随机码产生器中的控制电路即根据映射信息来读取PUF记忆单元阵列中的p个正常PUF记忆单元的储存状态，并组成随机码。
综上所述，虽然本发明已以实施例公开如上，然而其并非用以限定本发明。本发明所属技术领域中的技术人员，在不脱离本发明的精神和范围的情况下，应当可以作各种的更动与润饰。因此，本发明的保护范围应当视所附的权利要求所界定的为准。

Claims (13)

1.一种随机码产生器，配置于半导体芯片中，该随机码产生器包括：
PUF记忆单元阵列，包括m×n个PUF记忆单元；
控制电路，连接至该PUF记忆单元阵列，其中于编程动作时，该控制电路编程该PUF记忆单元阵列；以及
验证电路，连接至该记忆单元阵列；
其中，于验证动作时，该验证电路由该PUF记忆单元阵列中判断出p个PUF记忆单元为正常PUF记忆单元，并对应的产生映射信息，且p小于m×n；
其中，当该半导体芯片开始运作时，该控制电路根据该映射信息来读取该PUF记忆单元阵列中的该p个正常PUF记忆单元的储存状态，并组成随机码；以及
其中，该验证电路包括：感测电路，连接至该PUF记忆单元阵列，用以感测该PUF记忆单元阵列中选定列的n个PUF记忆单元的储存状态，并产生数据信号；投票电路，接收该数据信号并产生结果信号；以及，信息区块，包括多个标记用以组成该映射信息，且该投票电路根据该结果信号选择性地设定该多个标记。
2.如权利要求1所述的随机码产生器，其中于第一验证环境下，该投票电路接收该数据信号成为第一读取数据；于第二验证环境下，该投票电路接收该数据信号成为第二读取数据；且当该第一读取数据相异于该第二读取数据时，该选定列中至少包括低可信度PUF记忆单元，且该信息区块中对应的标记被设定。
3.如权利要求2所述的随机码产生器，其中当该第一读取数据相同于该第二读取数据时，该选定列皆为正常的PUF记忆单元。
4.如权利要求2所述的随机码产生器，其中于该第一验证环境时，该控制电路提供第一读取电压至该选定列，并使得感测电路产生该数据信号；以及，于该第二验证环境时，该控制电路提供第二读取电压至该选定列，并使得感测电路产生该数据信号。
5.如权利要求2所述的随机码产生器，其中于该第一验证环境时，该感测电路于第一环境温度下产生该数据信号；以及，于该第二验证环境时，该感测电路于第二环境温度下产生该数据信号。
6.如权利要求2所述的随机码产生器，其中于该第一验证环境时，该感测电路于第一读取速度下产生该数据信号；以及，于该第二验证环境时，该感测电路于第二读取速度下产生该数据信号。
7.如权利要求2所述的随机码产生器，其中当该半导体芯片开始运作时，该控制电路依序搜索该信息区块中未被设定的标记，以动作该PUF记忆单元阵列中对应列的PUF记忆单元，并使得该感测电路产生该随机码。
8.一种随机码产生器的控制方法，该随机码产生器包括：PUF记忆单元阵列与信息区块，该PUF记忆单元阵列具有m×n个PUF记忆单元，且该信息区块中包括多个标记以组成映射信息，该控制方法包括下列步骤：
编程该PUF记忆单元阵列；
于第一验证环境下，读取该PUF记忆单元阵列的选定列，并产生第一读取数据；
于第二验证环境下，读取该PUF记忆单元阵列的该选定列，并产生第二读取数据；
当该第一读取数据相异于该第二读取数据时，该选定列中至少包括低可信度PUF记忆单元，且设定该信息区块中的对应标记；由该PUF记忆单元阵列中判断出p个PUF记忆单元为正常PUF记忆单元，并对应的产生该映射信息，且p小于m×n；以及
当半导体芯片开始运作时，根据该映射信息来读取该PUF记忆单元阵列中的该p个正常PUF记忆单元的储存状态，并组成随机码。
9.如权利要求8所述的随机码产生器的控制方法，更包括：当该第一读取数据相同于该第二读取数据时，该选定列皆为正常的PUF记忆单元。
10.如权利要求8所述的随机码产生器的控制方法，其中于该第一验证环境时，提供第一读取电压至该选定列，以产生该第一读取数据；以及，于该第二验证环境时，提供第二读取电压至该选定列，以产生该第二读取数据。
11.如权利要求8所述的随机码产生器的控制方法，其中于该第一验证环境时，于第一环境温度下产生该第一读取数据；以及，于该第二验证环境时，于第二环境温度下产生该第二读取数据。
12.如权利要求8所述的随机码产生器的控制方法，其中于该第一验证环境时，于第一读取速度下产生该第一读取数据；以及，于该第二验证环境时，于第二读取速度下产生该第二读取数据。
13.如权利要求8所述的随机码产生器的控制方法，其中当该半导体芯片开始运作时，搜索该信息区块中未被设定的标记，以读取该PUF记忆单元阵列中对应列的PUF记忆单元，并产生该随机码。
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