TW201913446A - 隨機碼產生器及其相關控制方法 - Google Patents

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Abstract

一種半導體晶片中的隨機碼產生器，包括：一PUF記憶胞陣列、一控制電路與一驗證電路。PUF記憶胞陣列包括m×n個PUF記憶胞。控制電路與驗證電路連接至該PUF記憶胞陣列。於一編程動作時，該控制電路編程該PUF記憶胞陣列。於一驗證動作時，該驗證電路由該PUF記憶胞陣列中判斷出p個PUF記憶胞為正常PUF記憶胞，並對應的產生一映射資訊，且p小於m×n。當該半導體晶片開始運作時，該控制電路根據該映射資訊來讀取該PUF記憶胞陣列中的該p個正常PUF記憶胞之儲存狀態，並組成一隨機碼。

Description

隨機碼產生器及其相關控制方法
本發明是一種隨機碼產生器與相關控制方法，且特別是有關於一種利用物理不可複製技術(physically unclonable function，簡稱PUF技術)的隨機碼產生器及其相關控制方法。
物理不可複製技術(physically unclonable function，簡稱PUF技術)是一種創新的方式用來保護半導體晶片內部的資料，防止半導體晶片的內部資料被竊取。根據PUF技術，半導體晶片內的隨機碼產生器(random code generator)能夠提供一隨機碼(random code)。此隨機碼可作為半導體晶片(semiconductor chip)上特有的身分碼(ID code)，用來保護內部的資料。
一般來說，PUF技術是利用半導體晶片的製造變異(manufacturing variation)來獲得獨特的隨機碼。此製造變異包括半導體的製程變異(process variation)。亦即，就算有精確的製程步驟可以製作出半導體晶片，但是其隨機碼幾乎不可能被複製(duplicate)。因此，具有PUF技術的半導體晶片通常被運用於高安全防護的應用(applications with high security requirements)。
美國專利號US 9,613,714揭露利用一次編程記憶胞(one time programmable cell，簡稱OTP記憶胞，OTP cell)來組成隨機碼產生器，用來產生隨機碼(random code)。
在隨機碼產生器中包括一OTP記憶胞，OTP記憶胞中包括二個儲存電路(storing circuit)。其中，每個儲存電路中具有一反熔絲電晶體(antifuse transistor)。再者，OTP記憶胞又可稱為物理不可複製記憶胞(簡稱PUF記憶胞，PUF cell)，且每個PUF記憶胞中可儲存一個位元的隨機碼。
一般來說，當反熔絲電晶體的閘極端(gate terminal)與源汲端(source/drain terminal)之間的電壓差未超過其耐壓時，反熔絲電晶體維持在高電阻值狀態。反之，當反熔絲電晶體的閘極端與汲源端之間的電壓差超過其耐壓時，反熔絲電晶體的閘極氧化層會破裂(rupture)，使得反熔絲電晶體由高電阻值狀態改變為低電阻值狀態。
在美國專利號US 9,613,714中提出多種可產生隨機碼的PUF記憶胞。舉例來說，請參照第1A圖與第1B圖，其所繪示為習知PUF記憶胞及相關偏壓示意圖。
PUF記憶胞c1包括：選擇電晶體S1、反熔絲電晶體A1、反熔絲電晶體A2以及選擇電晶體S2。其中，選擇電晶體S1的第一源/汲端連接至位元線BL，選擇電晶體S1的閘極端連接至字元線WL；反熔絲電晶體A1的第一源/汲端連接至選擇電晶體S1的第二源/汲端，反熔絲電晶體A1的閘極端連接至反熔絲控制線AF1；反熔絲電晶體A2的第一源/汲端連接至反熔絲電晶體A1的第二源/汲端，反熔絲電晶體A2的閘極端連接至反熔絲控制線AF2；選擇電晶體S2的第一源/汲端連接至反熔絲電晶體A2的第二源/汲端，選擇電晶體S2的閘極端連接至字元線WL，選擇電晶體S2的第二源/汲端連接至位元線BL。
如第1B圖所示，於編程動作(program action)時，提供接地電壓(0V)至位元線BL，提供選擇電壓(Vdd)至字元線WL，提供編程電壓(Vpp)至反熔絲控制線AF1、AF2。另外，在編程動作時，字元線WL的電壓範圍也可設計在選擇電壓(Vdd)及Vdd2電壓之間，其中Vdd2電壓大小介於選擇電壓(Vdd)~編程電壓(Vpp)之間。 再者，在PUF技術領域中，編程動作(program action)與另一種編程動作(enroll action)是相同的意思。亦即，PUF記憶胞可被編程(programmed)，也可以說PUF記憶胞可被編程(enrolled)。
於進行編程動作時，選擇電晶體S1與S2開啟，反熔絲電晶體A1與A2會同時接收到編程電壓(Vpp)。因此，反熔絲電晶體A1與A2其中之一會改變其狀態。舉例來說，反熔絲電晶體A1改變為低電阻值狀態，而反熔絲電晶體A2維持在高電阻值狀態。或者，反熔絲電晶體A2改變為低電阻值狀態，而反熔絲電晶體A1維持在高電阻值狀態。換句話說，由於反熔絲電晶體A1與A2的製造變異，於編程動作時並無法預測哪個反熔絲電晶體A1與A2會改變其狀態。
於進行讀取動作(read action)時，提供接地電壓(0V)至位元線BL，提供選擇電壓(Vdd)至字元線WL，提供讀取電壓(Vr)至反熔絲控制線AF1。另外，在讀取動作時，字元線WL及讀取電壓(Vr)的電壓範圍也可設計在選擇電壓(Vdd)及Vdd2電壓之間，其中Vdd2電壓大小介於選擇電壓(Vdd)~編程電壓(Vpp)之間。
於進行讀取動作時，選擇電晶體S1、S2開啟。而反熔絲電晶體A1產生讀取電流至位元線BL。一般來說，具低電阻值狀態的反熔絲電晶體A1所產生的讀取電流會遠大於具高電阻值狀態的反熔絲電晶體A1所產生的讀取電流。舉例來說，具低電阻值狀態的反熔絲電晶體A1所產生的讀取電流約為10μA，具高電阻值狀態的反熔絲電晶體A1所產生的讀取電流約為0.1μA。
換言之，於進行讀取動作時，後續的處理電路(未繪示)會判斷反熔絲電晶體A1的讀取電流的大小來決定PUF記憶胞c1的儲存狀態。舉例來說，反熔絲電晶體A1產生較大的讀取電流時，可判斷PUF記憶胞c1為第一儲存狀態。反之，反熔絲電晶體A1較小的讀取電流時，可判斷PUF記憶胞c1為第二儲存狀態。
由以上的說明可知，由於反熔絲電晶體A1與A2的製造變異，於編程動作時，並無法預測哪一個反熔絲電晶體A1與A2會改變其狀態。因此，編程後的PUF記憶胞c1，其儲存狀態即可作為隨機碼(random code)的一個位元(bit)。
另外，隨機碼產生器中更包括多個PUF記憶胞。因此，編程多個PUF記憶胞後，隨機碼產生器即可根據多個PUF記憶胞的儲存狀態來產生一隨機碼。舉例來說，隨機碼產生器中有8個PUF記憶胞。而編程8個PUF記憶胞後，隨機碼產生器即根據8個PUF記憶胞的儲存狀態來產生一個位元組(byte)的隨機碼。
由於隨機碼是半導體晶片(semiconductor chip)上特有的身分碼(ID code)，所以隨機碼產生器必須保持隨機碼的正確性。當隨機碼產生器產生錯誤的隨機碼時，將造成錯誤的身分碼(ID code)。因此，半導體晶片將無法根據錯誤的隨機碼來取得受保護的內部資料，而半導體晶片也無法正常運作。
本發明之主要目的在於提出一種隨機碼產生器，包括：一PUF記憶胞陣列，包括m×n個PUF記憶胞；一控制電路，連接至該PUF記憶胞陣列，其中於一編程動作時，該控制電路編程該PUF記憶胞陣列；以及一驗證電路，連接至該記憶胞陣列；其中， 於一驗證動作時，該驗證電路由該PUF記憶胞陣列中判斷出p個PUF記憶胞為正常PUF記憶胞，並對應的產生一映射資訊，且p小於m×n；其中，當該半導體晶片開始運作時，該控制電路根據該映射資訊來讀取該PUF記憶胞陣列中的該p個正常PUF記憶胞之儲存狀態，並組成一隨機碼。
本發明係有關於一種隨機碼產生器的控制方法，該隨機碼產生器包括：一PUF記憶胞陣列，具有m×n個PUF記憶胞。該控制方法包括下列步驟：編程該PUF記憶胞陣列；由該PUF記憶胞陣列中判斷出p個PUF記憶胞為正常PUF記憶胞，並對應的產生一映射資訊，且p小於m×n；以及當一半導體晶片開始運作時，根據該映射資訊來讀取該PUF記憶胞陣列中的該p個正常PUF記憶胞之儲存狀態，並組成一隨機碼。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
一般來說，PUF記憶胞在編程動作後，在理想狀況下僅會造成一反熔絲電晶體的閘極氧化層破裂而改變其狀態，而另一個反熔絲電晶體的閘極氧化層不會破裂而不會改變其狀態。而此PUF記憶胞即為正常PUF記憶胞。
然而，在少數狀況下，PUF記憶胞在進行編程動作後，PUF記憶胞內部會有二個反熔絲電晶體的閘極氧化層皆破裂的情形、或者二個反熔絲記憶胞的閘極氧化層皆未破裂的情形、或者反熔絲電晶體的閘極氧化層破裂不完全的情形發生。因此，上述PUF記憶胞即為低可信度PUF記憶胞(low reliability PUF cell)，而低可信度PUF記憶胞可能會造成位元翻轉(bit flipping)，而無法準確的判斷其儲存狀態。也就是說，在某些狀況下PUF記憶胞會呈現第一儲存狀態，在其他狀況下PUF記憶胞會呈現第二儲存狀態。
由以上的說明可知，當隨機碼產生器中有低可信度PUF記憶胞時，隨機碼產生器可能會產生錯誤的隨機碼，使得半導體晶片無法正常運作。
請參照第2圖，其所繪示為本發明隨機碼產生器示意圖。隨機碼產生器200配置於一半導體晶片中，隨機碼產生器200包括：控制電路205、PUF記憶胞陣列(PUF array)210與驗證電路(verification circuit)215。其中，PUF記憶胞陣列210包括m×n個PUF記憶胞pc1,1~pcm,n。
控制電路205連接至PUF記憶胞陣列210用以控制PUF記憶胞陣列210進行編程動作、讀取動作或者驗證動作。
根據本發明的實施例，第2圖的PUF記憶胞陣列210中，每個PUF記憶胞pc1,1~pcm,n之結構類似第1A圖之PUF記憶胞。亦即，每個PUF記憶胞pc1,1~pcm,n連接至一條字元線、一條位元線、與二條反熔絲控制線。因此，PUF記憶胞陣列210連接至m條字元線WL1~WLm、n條位元線BL1~BLn以及2n條反熔絲控制線AF1~AF2n。
當然，本發明的PUF記憶胞陣列210也可以由差動PUF記憶胞(differential PUF cell)所組成，每個差動PUF記憶胞可產生一位元的隨機碼。此時，每個差動PUF記憶胞連接至一條字元線、一位元線對(bit line pair)、與二條反熔絲控制線。
再者，驗證電路215包括：感應電路(sensing circuit)220、投票電路(voting circuit)230與資訊區塊(information block)240。
感測電路220中包括n個感測放大器(sense amplifier)SA_1~SA_n連接至對應的位元線BL1~BLn。感測電路220於編程動作時，可提供適當的電壓(例如，0V)至位元線BL1~BLn。另外，於讀取動作時，感測電路220的感測放大器SA_1~SA_n可以根據位元線BL1~BLn上的讀取電流大小來判斷對應PUF記憶胞的儲存狀態，並產生資料信號D1~Dn。
投票電路230連接至感測電路220以接收資料信號D1~Dn。根據本發明的實施例，於隨機碼產生器200的驗證動作時，投票電路230根據資料信號D1~Dn來判斷對應的PUF記憶胞中是否有低可信度PUF記憶胞，並且產生結果信號S。
再者，資料區塊240根據結果信號S來產生映射資訊(mapping information)。根據本發明的實施例，資訊區塊240中有多個旗標(flag)fg_1~fg_m，且每個旗標fg_1~fg_m皆為非揮發性記憶體(nonvolatile memory)。再者，投票電路230根據結果信號S來可選擇性地設定旗標fg_1~fg_m，並組成映射資訊。也就是說，資訊區塊240中的映射資訊記錄PUF記憶胞210中正常PUF記憶胞之位置。因此，控制電路205可根據資訊區塊240中的映射資訊，由PUF記憶胞陣列210中的正常PUF記憶胞來組成隨機碼。
請參照第3圖，其所繪示為投票電路示意圖。投票電路230中包括第一緩衝器(buffer)310、第二緩衝器320與判斷電路330。根據本發明的實施例，於驗證動作的第一驗證環境下，第一緩衝器310 接收感測電路220輸出的資料信號D1~Dn，成為第一讀取資料D1a~Dna。於驗證動作的第二驗證環境下，第二緩衝器320 接收感測電路220輸出的資料信號D1~Dn，成為第二讀取資料D1b~Dnb。
再者，判斷電路330判斷第一讀取資料是否等於第二讀取資料，並產生結果信號S。判斷電路330中包括n個反互斥或閘(XNOR gate)331~33n與一及閘(AND gate)340。第一反互斥或閘331接收第一緩衝器310的第一位元D1a以及第二緩衝器320的第一位元D1b，並輸出第一投票信號(voting signal)V1；第二反互斥或閘332接收第一緩衝器310的第二位元D2a以及第二緩衝器320的第二位元D2b，並輸出第二投票信號V2；依此類推。另外，及閘340接收所有n個投票信號V1~Vn，並產生結果信號S。
明顯地，當第一讀取資料等於第二讀取資料時，所有n個投票信號V1~Vn皆為邏輯高準位，而結果信號S為邏輯高準位。反之，當第一讀取資料不等於第二讀取資料時，至少有一個投票信號為邏輯低準位，使得結果信號S為邏輯低準位。也就是說，當結果信號S為邏輯高準位時，代表第一讀取資料等於第二讀取資料；當結果信號S為邏輯低準位時，代表第一讀取資料不等於第二讀取資料。
再者，本發明並未限定判斷電路330的結構。舉例來說，判斷電路330中包括n個互斥或閘(XOR gate)以及一或閘(OR gate)。第一互斥或閘接收第一緩衝器310的第一位元D1a以及第二緩衝器320的第一位元D1b，並輸出第一投票信號V1；第二互斥或閘接收第一緩衝器310的第二位元D2a以及第二緩衝器320的第二位元D2b，並輸出第二投票信號V2；依此類推。另外，或閘接收所有的n個投票信號V1~Vn，並產生結果信號S。因此，當結果信號S為邏輯低準位時，代表第一讀取資料等於第二讀取資料；當結果信號S為邏輯高準位時，代表第一讀取資料不等於第二讀取資料。
請參照第4A圖，其所繪示為本發明隨機碼產生器的編程動作與驗證動作的控制流程。首先，編程PUF記憶胞陣列210(步驟 S310)。根據本發明的實施例，進行編程動作以編程PUF記憶胞陣列210時，提供編程電壓Vpp至反熔絲控制線AF1~AF2n，提供接地電壓(0V)至位元線 BL1~BLn。接著，依序提供選擇電壓Vdd至字元線 WL1~WLm，使得字元線 WL1~WLm依序動作。因此，記憶胞陣列210中的所有 PUF記憶胞pc1,1~pcm,n皆被編程。
舉例來說，當選擇電壓Vdd提供至字元線WL1時，字元線WL1動作，而第一列為選定列(selected row)。因此，選定列上的n個PUF記憶胞pc1,1~pc1,n被編程。同理，當選擇電壓Vdd提供至字元線WL2時，字元線WL2動作，而第二列為選定列。因此，選定列上的n個PUF記憶胞pc2,1~pc2,n被編程。依此類推，當所有字元線WL1~WLm皆動作之後，PUF記憶胞陣列210中的所有 PUF記憶胞pc1,1~pcm,n皆被編程。
另外，步驟S310之後即為驗證動作。根據本發明的實施例，於驗證動作時會提供不同的驗證環境，並判斷在不同的驗證環境下，相同的PUF記憶胞能否呈現相同的儲存狀態。舉例來說，不同的驗證環境可為提供不同的讀取電壓Vr來進行讀取動作，或者在不同的運作溫度下進行讀取動作，又或利用不同的讀取速度(sensing speed)進行讀取動作等等。
如第4A圖所示，設定x等於1(步驟S312)。
接著，於第一驗證環境下，動作字元線WLx，使得感測電路220判斷選定列上PUF記憶胞的儲存狀態，並將產生的第一讀取資料暫存於投票電路230(步驟S316)。舉例來說，控制電路205提供第一讀取電壓Vr1至奇數的反熔絲控制線，提供接地電壓(0V)至偶數的反熔絲控制線後，使得感測電路220產生第一讀取資料。
接著，於第二驗證環境下，動作字元線WLx，使得感測電路220判斷選定列上PUF記憶胞的儲存狀態，並將產生的第二讀取資料暫存於投票電路230(步驟S320)。舉例來說，控制電路205提供第二讀取電壓Vr2至奇數的反熔絲控制線，提供接地電壓(0V)至偶數的反熔絲控制線後，使得感測電路220產生第二讀取資料。
當第一讀取資料相異於第二讀取資料時(步驟 S322)，代表選定列中存在低可信度PUF記憶胞。此時，投票電路230會設定資訊區塊240中的旗標fg_x(步驟 S324)。接著，先判斷x是否等於m(步驟 S326)。若x等於m則代表所有列(對應字元線WL1~WLm)的PUF記憶胞皆已被驗證。此時，結束驗證動作。若x不等於m(步驟S326)，則設定x=x+1(步驟 S328)後，回到步驟S316。
反之，當第一讀取資料相同於第二讀取資料時(步驟 S322)，代表選定列中皆為正常PUF記憶胞。接著先判斷x是否等於m(步驟 S326)，若x等於m則代表所有列(對應字元線WL1~WLm)的PUF記憶胞皆已被驗證。此時，結束驗證動作。反之，若x不等於m(步驟S326)，則設定x=x+1(步驟 S328)後，回到步驟S316。
請參照第4B圖，其所繪示為本發明隨機碼產生器產生隨機碼的流程示意圖。當驗證動作完成後，隨機碼產生器已經可以產生隨機碼。首先，控制電路205讀取資訊區塊240中的映射資訊(步驟 S330)。接著，控制電路205根據映射資訊，讀取PUF記憶胞陣列210中對應的PUF記憶胞，並產生隨機碼(步驟S332)。也就是說，控制電路205根據映射資訊來讀取PUF記憶胞陣列210中的正常PUF記憶胞之儲存狀態，並組成隨機碼。因此，當半導體晶片開始運作時，隨機碼產生器200即可輸出隨機碼。
以下係以m=16及n=128所組成16×128的PUF記憶胞陣列210為例來說明本發明的隨機碼產生器200，且隨機碼產生器200可產生128位元的隨機碼。
請參照第5A圖與第5B圖，其所繪示為本發明驗證動作的控制流程的一個範例。如第5A圖所示，PUF記憶胞陣列510中的第一列為選定列。舉例來說，於不同的驗證環境下，選定列所產生的第一讀取資料相異於第二讀取資料，因此資訊區塊540中的旗標fg_1被設定(set)，例如被設定為第一儲存狀態。換句話說，第一列的128個記憶胞pc1,1~pc1,128中存在低可信度PUF記憶胞，感測電路產生的資料信號中可能會有錯誤位元(error bit)，所以控制電路不會利用第一列來產生隨機碼。
如第5B圖所示，PUF記憶胞陣列510中的第二列為選定列。舉例來說，於不同的驗證環境下，選定列所產生的第一讀取資料相異於第二讀取資料，因此資訊區塊540中的旗標fg_2被設定(set) ，例如被設定為第一儲存狀態。換句話說，第二列的128個記憶胞pc2,1~pc2,128中存在低可信度PUF記憶胞，感測電路產生的資料信號中可能會有錯誤位元，所以控制電路不會利用第二列來產生隨機碼。
再者，假設PUF記憶胞陣列510中的第三列為選定列時，於不同的驗證環境下，選定列所產生的第一讀取資料相同於第二讀取資料。因此，資訊區塊540中的旗標fg_3未被設定，例如維持在第二儲存狀態，且結束驗證動作。也就是說，旗標fg_3所對應的第三列中的128個記憶胞pc3,1~pc3,128中皆為正常PUF記憶胞。
再者，PUF記憶胞陣列510中的其他列也是以相同的方式來進行驗證，並選擇性地設定對應的旗標。其詳細動作不在贅述。
當半導體晶片開始運作時，控制電路讀取資訊區塊540中的映射資訊。根據本發明的實施例，控制電路依序搜尋資訊區塊540中第一個未被設定的旗標。如第5B圖所示，控制電路搜尋到未被設定的旗標fg_3。因此，控制電路動作旗標fg_3所對應的第三字元線WL3，而感測電路即根據位元線上的電流大小來判斷PUF記憶胞陣列510中第三列的128個PUF記憶胞pc3,1~pc3,128的儲存狀態，並產生128位元的隨機碼。
再者，於第4A圖中的編程動作與驗證動作的控制流程中，控制電路先編程PUF記憶胞陣列中的所有記憶胞後，才進行驗證動作。當然，本發明也可以編程PUF記憶胞陣列中的一列PUF記憶胞後，即驗證被編程的該列PUF記憶胞。
再者，第4A圖中的驗證動作的控制流程中係驗證所有列的PUF記憶胞並選擇性地設定對應的旗標。然而，本發明並不限定於此。
舉例來說，假設隨機碼產生器具有16×128尺寸的PUF記憶胞陣列，且隨機碼產生器產生256位元的隨機碼。此時，於驗證動作中時需要驗證二列的PUF記憶胞為正常的PUF記憶胞，並記錄於資訊區塊後即可結束驗證動作。因此，當半導體晶片開始運作時，控制電路根據映射資訊來依序動作二條字元線，並產生256位元的隨機碼。亦即，當驗證結束動作結束後，PUF記憶胞陣列中可能有尚未被編程的PUF記憶胞。
再者，由於投票電路230中的判斷電路330可判斷選定列上的低可信度PUF記憶胞與正常PUF記憶胞的位置。因此，也可以由PUF記憶胞陣列510中其他列的正常PUF記憶胞來替代(substitute)選定列中的低可信度PUF記憶胞。舉例來說，經過驗證動作後，PUF記憶胞陣列510中的第一列中被判斷出12個低可信度PUF記憶胞以及116個正常記憶胞，其對應位置被記錄於資訊區塊540。另外，PUF記憶胞陣列510中的第二列可以判斷出12個正常PUF記憶胞，其對應位置被記錄於資訊區塊540。因此，當半導體晶片開始運作時，控制電路根據映射資訊由PUF記憶胞陣列510中第一列的116個正常PUF記憶胞與第二列的12個正常PUF記憶胞來組成128位元的隨機碼。
由以上的說明可知，本發明的隨機碼產生器與相關控制方中，隨機碼產生器內具備m×n尺寸的PUF記憶胞陣列。當PUF記憶胞陣列進行編程動作後，即進行驗證動作。在驗證動作時，提供不同的驗證環境，並由PUF記憶胞陣列中判斷出p個PUF記憶胞為正常PUF記憶胞，並對應的記錄於映射資訊中，其中p小於m×n。因此，當半導體晶片開始運作時，隨機碼產生器中的控制電路即根據映射資訊來讀取PUF記憶胞陣列中的p個正常PUF記憶胞之儲存狀態，並組成隨機碼。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧隨機碼產生器
205‧‧‧控制電路
210、510‧‧‧PUF記憶胞陣列
215‧‧‧驗證電路
220‧‧‧感測電路
230‧‧‧投票電路
240、540‧‧‧資訊區塊
310、320‧‧‧緩衝器
330‧‧‧判斷電路
331~33n‧‧‧反互斥或閘
340‧‧‧及閘
第1A圖與第1B圖為習知PUF記憶胞及相關偏壓示意圖。 第2圖為本發明隨機碼產生器示意圖。 第3圖為投票電路示意圖。 第4A圖為本發明隨機碼產生器的編程動作與驗證動作的控制流程。 第4B圖為本發明隨機碼產生器產生隨機碼的流程示意圖。 第5A圖與第5B圖為本發明驗證動作的控制流程的一個範例。

Claims (15)

  1. 一種隨機碼產生器配置於一半導體晶片中，該隨機碼產生器包括： 一PUF記憶胞陣列，包括m×n個PUF記憶胞； 一控制電路，連接至該PUF記憶胞陣列，其中於一編程動作時，該控制電路編程該PUF記憶胞陣列；以及 一驗證電路，連接至該記憶胞陣列； 其中， 於一驗證動作時，該驗證電路由該PUF記憶胞陣列中判斷出p個PUF記憶胞為正常PUF記憶胞，並對應的產生一映射資訊，且p小於m×n；以及 其中，當該半導體晶片開始運作時，該控制電路根據該映射資訊來讀取該PUF記憶胞陣列中的該p個正常PUF記憶胞之儲存狀態，並組成一隨機碼。
  2. 如申請專利範圍第1項所述之隨機碼產生器，其中該驗證電路包括： 一感測電路，連接至該PUF記憶胞陣列，用以感測該PUF記憶胞陣列中一選定列的n個PUF記憶胞之儲存狀態，並產生一資料信號； 一投票電路，接收該資料信號並產生一結果信號；以及 一資訊區塊，包括複數個旗標用以組成該映射資訊，且該投票電路根據該結果信號選擇性地設定該些旗標。
  3. 如申請專利範圍第2項所述之隨機碼產生器，其中於一第一驗證環境下，該投票電路接收該資料信號成為一第一讀取資料；於一第二驗證環境下，該投票電路接收該資料信號成為一第二讀取資料；且當該第一讀取資料相異於該第二讀取資料時，該選定列中至少包括一低可信度PUF記憶胞，且該資訊區塊中對應的一旗標被設定。
  4. 如申請專利範圍第3項所述之隨機碼產生器，其中當該第一讀取資料相同於該第二讀取資料時，該選定列皆為正常的PUF記憶胞。
  5. 如申請專利範圍第3項所述之隨機碼產生器，其中於該第一驗證環境時，該控制電路提供一第一讀取電壓至該選定列，並使得感測電路產生該資料信號；以及，於該第二驗證環境時，該控制電路提供一第二讀取電壓至該選定列，並使得感測電路產生該資料信號。
  6. 如申請專利範圍第3項所述之隨機碼產生器，其中於該第一驗證環境時，該感測電路於一第一環境溫度下產生該資料信號；以及，於該第二驗證環境時，該感測電路於一第二環境溫度下產生該資料信號。
  7. 如申請專利範圍第3項所述之隨機碼產生器，其中於該第一驗證環境時，該感測電路於一第一讀取速度下產生該資料信號；以及，於該第二驗證環境時，該感測電路於一第二讀取速度下產生該資料信號。
  8. 如申請專利範圍第3項所述之隨機碼產生器，其中當該半導體晶片開始運作時，該控制電路依序搜尋該資訊區塊中未被設定的旗標，以動作該PUF記憶胞陣列中對應列的PUF記憶胞，並使得該感測電路產生該隨機碼。
  9. 一種隨機碼產生器的控制方法，該隨機碼產生器包括：一PUF記憶胞陣列，具有m×n個PUF記憶胞，該控制方法包括下列步驟： 編程該PUF記憶胞陣列； 由該PUF記憶胞陣列中判斷出p個PUF記憶胞為正常PUF記憶胞，並對應的產生一映射資訊，且p小於m×n；以及 當一半導體晶片開始運作時，根據該映射資訊來讀取該PUF記憶胞陣列中的該p個正常PUF記憶胞之儲存狀態，並組成一隨機碼。
  10. 如申請專利範圍第9項所述之隨機碼產生器的控制方法，其中該隨機碼產生器中包括一資訊區塊，且該資訊區塊中包括複數個旗標以組成該映射資訊，且該控制方法更包括下列步驟： 於一第一驗證環境下，讀取該PUF記憶胞陣列的一選定列，並產生一第一讀取資料； 於一第二驗證環境下，讀取該PUF記憶胞陣列的該選定列，並產生一第二讀取資料；以及 當該第一讀取資料相異於該第二讀取資料時，該選定列中至少包括一低可信度PUF記憶胞，且設定該資訊區塊中的一對應旗標。
  11. 如申請專利範圍第10項所述之隨機碼產生器的控制方法，更包括：當該第一讀取資料相同於該第二讀取資料時，該選定列皆為正常的PUF記憶胞。
  12. 如申請專利範圍第10項所述之隨機碼產生器的控制方法，其中於該第一驗證環境時，提供一第一讀取電壓至該選定列，以產生該第一讀取資料；以及，於該第二驗證環境時，提供一第二讀取電壓至該選定列，以產生該第二讀取資料。
  13. 如申請專利範圍第10項所述之隨機碼產生器的控制方法，其中於該第一驗證環境時，於一第一環境溫度下產生該第一讀取資料；以及，於該第二驗證環境時，於一第二環境溫度下產生該第二讀取資料。
  14. 如申請專利範圍第10項所述之隨機碼產生器的控制方法，其中於該第一驗證環境時，於一第一讀取速度下產生該第一讀取資料；以及，於該第二驗證環境時，於一第二讀取速度下產生該第二讀取資料。
  15. 如申請專利範圍第10項所述之隨機碼產生器的控制方法，其中當該半導體晶片開始運作時，搜尋該資訊區塊中未被設定的旗標，以讀取該PUF記憶胞陣列中對應列的PUF記憶胞，並產生該隨機碼。
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