TWI573145B - 具有陣列電子熔絲之半導體積體電路及其驅動方法 - Google Patents

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Description

具有陣列電子熔絲之半導體積體電路及其驅動方法
本發明之例示性實施例係關於一種半導體積體電路設計技術，且更特定言之，係關於一種具有一陣列電子熔絲(ARE)之半導體積體電路及一種用於驅動該半導體積體電路之方法。
本申請案主張2012年4月30日申請之韓國專利申請案第10-2012-0045443號之優先權，該案之全文以引用的方式併入本文中。
半導體積體電路包括具有相同圖案之電路且亦包括冗餘電路，使得雖然一些電路具有根據製程變數之故障，但半導體積體電路可用作為正常產品。
詳言之，半導體記憶體裝置通常包括整合成一個晶片之大量記憶體單元，且若記憶體單元中之任一者中存在故障，則記憶體晶片被視為有缺陷產品且作廢。隨著半導體積體電路之整合程度增加，更多記憶體單元經整合成具有有限大小之晶片。在此狀態下，若故障出現在任何一個記憶體單元中且若整個記憶體晶片經確定為有缺陷產品，則生產良率受損。為了解決此問題，半導體記憶體裝置通常配備熔絲電路及冗餘單元陣列。
同時，亦在將設定根據半導體積體電路之測試確定之特定值時使用熔絲電路。
典型熔絲電路使用線型金屬雷射熔絲，且熔絲係藉由選 擇性地斷開金屬線與雷射束來程式化。換言之，半導體積體電路根據熔絲是否熔斷而具備所要資訊。
然而，歸因於線間間距隨半導體積體電路之整合程度增加而減小，雷射熔絲電路之生產佔用設備中之連續投資且花費很多時間用於熔絲程式化。此外，熔絲陣列所佔用之面積很大，且程式化係在晶圓階段中而非在封裝階段執行。
因此，雷射熔絲經常由電子熔絲替換以解決雷射熔絲之上述特徵，電子熔絲基本上具有電晶體之形式且藉由將高電場施加至閘極且使閘極絕緣層斷裂來程式化。
儘管可以多種多樣的形式實現電子熔絲電路，但廣泛地使用具有以陣列形成之單位熔絲單元之陣列電子熔絲(ARE)電路。一般而言，當半導體積體電路執行初始化操作(其為供電操作)時，在ARE電路中程式化之資料經讀取且隨後儲存於暫存器中，且所儲存資料被使用。經程式化ARE資料儲存於暫存器中之操作被稱為啟動操作。
目前，啟動操作係基於在初始化操作期間自外部輸入之重設信號來起始。諸如雙資料速率3動態隨機存取記憶體(DDR3 DRAM)裝置之記憶體裝置根據規範支援外部重設功能，且根據DDR3 DRAM之規範，在將外部重設信號RESETB啟用至邏輯低位準之後，在所要時間(例如，大約500 μs)內無命令被施加至記憶體裝置。因此，記憶體裝置在該時間期間不執行任何其他操作。若記憶體裝置在由外部重設信號規定之時間內執行啟動操作，則無故障發生。
然而，不支援外部重設功能之半導體積體電路可能無法保證用於在陣列電子熔絲上穩定地執行啟動操作之時間。
本發明之一實施例係有關一種半導體積體電路及一種用於驅動該半導體積體電路之方法，即使該半導體積體電路可能不支援外部重設功能，該半導體積體電路仍可在陣列電子熔絲上穩定地執行啟動操作。
根據本發明之一實施例，一種半導體積體電路包括：一正常熔絲單元陣列，其用一正常熔絲資料程式化；一虛設熔絲單元陣列，其用一驗證熔絲資料程式化；及一感測器，其經組態以自該虛設熔絲單元陣列讀取該驗證熔絲資料且自該正常熔絲單元陣列讀取該正常熔絲資料，其中該正常熔絲單元陣列經組態以根據該虛設熔絲單元陣列之一讀取結果來讀取。
根據本發明之另一實施例，一種半導體積體電路包括：一正常熔絲單元陣列，其用一正常熔絲資料程式化，且藉由回應於週期性啟用之一主要計數信號而循序啟用複數條字線來經由複數條位元線輸出該正常熔絲資料；一驗證計數器，其經組態以回應於一供電信號而產生週期性啟用之一驗證計數信號；一虛設熔絲單元陣列，其用一驗證熔絲資料程式化，且藉由回應於該驗證計數信號而週期性啟用一驗證字線直至一主要計數起始信號經啟用來經由該多條位元線輸出該驗證熔絲資料；一感測器，其經組態以回應於一感測放大啟用信號而讀取載入於該多條位元線上之該 驗證熔絲資料及該正常熔絲資料；一驗證器，其經組態以回應於組合感測器之輸出信號當中對應於該驗證熔絲資料之一信號而啟用該主要計數起始信號；一主要計數器，其經組態以回應於該主要計數起始信號而產生該主要計數信號；及一暫存器，其經組態以儲存該感測器之該等輸出信號當中對應於該正常熔絲資料之一信號。
根據本發明之又一實施例，一種用於驅動一半導體積體電路之方法包括：回應於一供電信號而讀取用一驗證熔絲資料程式化之一虛設熔絲單元陣列；判定讀取該虛設熔絲單元陣列之一結果是否與一預期值一致；及在讀取該虛設熔絲單元陣列之該結果經判定與該預期值一致時讀取用一正常熔絲資料程式化之一正常熔絲單元陣列。
下文將參看隨附圖式較詳細地描述本發明之例示性實施例。然而，本發明可以許多不同形式體現且不應被解釋為限於本文中所陳述之實施例。更確切而言，提供此等實施例以使得本發明將為詳盡且完整的，且將向熟習此項技術者傳達本發明之範疇。貫穿本發明，相同參考數字貫穿本發明之各個圖及實施例指代相同部分。
圖1為說明根據本發明之一實施例的半導體積體電路之陣列電子熔絲(ARE)電路之示意圖。
參看圖1，根據本發明之實施例之ARE電路包括正常熔絲單元陣列100、虛設熔絲單元陣列120及感測器140。正常熔絲單元陣列100係基於程式化電壓PGM<0：N>而選擇性 地程式化，且包括與字線WL<0：N>及位元線BL<0：M>耦接且配置成陣列形式之複數個單位電子熔絲單元UC。虛設熔絲單元陣列120係基於驗證程式化電壓PGM_PRE而用驗證熔絲資料程式化，且包括與驗證字線WL0_PRE及位元線BL<0：M>耦接且配置成陣列形式之複數個單位電子熔絲單元UC。感測器140讀取正常熔絲單元陣列100及虛設熔絲單元陣列120之程式化狀態。
添加虛設熔絲單元陣列120以驗證電源供應器在半導體積體電路之初始化操作(其亦被稱為供電操作)期間是否進入穩定狀態且啟動操作是否可對正常熔絲單元陣列100執行。安置於虛設熔絲單元陣列120中之單位電子熔絲單元UC具有與正常熔絲單元陣列100之單位電子熔絲單元UC相同的結構，且虛設熔絲單元陣列120可與正常熔絲單元陣列100共用感測器140。因此，正常熔絲單元陣列100之位元線BL<0：M>可用於虛設熔絲單元陣列120。
根據一實例，程式化電壓PGM<0：N>及驗證程式化電壓PGM_PRE可設定為相同電壓位準並使用。
感測器140包括用於感測位元線BL<0：M>中之每一者之電壓位準且基於參考電壓SAREF放大電壓位準之複數個感測放大器SA。
在下文中，將描述單位電子熔絲單元UC之結構及操作以理解基本ARE電路之程式化操作及讀取操作。
單位電子熔絲單元UC中之每一者包括：第一NMOS電晶體NM0，其具有與源極電壓端子耦接之源極及用於接收對 應程式化電壓PGM<0：N>之閘極；及第二NMOS電晶體NM1，其具有與第一NMOS電晶體NM0之汲極耦接之源極、與對應位元線BL<0：M>耦接之汲極及與對應字線WL<0：N>耦接之閘極。源極電壓端子之電壓位準可根據程式化電壓PGM<0：N>之電壓位準而不同。根據一實例，產生足夠強以使第一NMOS電晶體NM0之閘極絕緣層斷裂之閘極-源極電壓VGS(例如，大約6 V)。因此，若程式化電壓PGM<0：N>足夠高，則接地電壓可施加至源極電壓端子，且當程式化電壓PGM<0：N>經設定為低時，將施加負電壓。在執行程式化操作時施加程式化電壓PGM<0：N>。當選擇字線WL<0：N>時，與字線耦接之第二NMOS電晶體NM1被接通，且因此，儲存於該電晶體中之特定資料根據第一NMOS電晶體NM0是否斷裂來經由對應位元線輸出。
圖2為描述圖1所示之ARE電路之啟動操作的流程圖。在下文中，根據本發明之實施例之ARE電路之啟動操作係參看圖1及圖2來描述。
出於說明之目的，假設：正常熔絲單元陣列100已用適當資訊(諸如，修復位址資訊)程式化，且虛設熔絲單元陣列120已用驗證熔絲資料程式化。如上所述，藉由選擇性地施加程式化電壓PGM<0：N>及驗證程式化電壓PGM_PRE來執行程式化操作。
首先，在步驟S200中，在半導體積體電路之供電操作期間讀取虛設熔絲單元陣列120。本文中，藉由啟用虛設熔絲單元陣列120之驗證字線WL0_PRE來將驗證熔絲資料載 入至位元線BL<0：M>上，且藉由啟用感測器140之多個感測放大器SA來感測載入至位元線BL<0：M>上之資料之極性。
隨後，在步驟S210中判定感測器140之所感測資料(其為讀取資料)是否與對應於經程式化之驗證熔絲資料之預期值一致。若感測器140之所感測結果與預期值不一致，則再次讀取虛設熔絲單元陣列120。
若感測器140之所感測結果與預期值一致，則在步驟S220中讀取正常熔絲單元陣列100。此處，藉由循序啟用正常熔絲單元陣列100之多條字線WL<0：N>來將熔絲資料載入至位元線BL<0：M>上，且藉由啟用感測器140之多個感測放大器SA來感測表示該資料之信號之極性。感測器140感測對應於字線WL<0：N>中之每一者之熔絲資料，且所感測熔絲資料儲存於暫存器中。換言之，對字線之循序啟用、感測及在暫存器中之儲存一起形成一個循環。
如上所述，當在作為讀取虛設熔絲單元陣列120之結果驗證供電狀態之後讀取正常熔絲單元陣列100時，即使在不支援外部重設功能之半導體積體電路中，仍可在ARE電路中穩定地執行啟動操作。
圖3為說明根據本發明之另一實施例的半導體積體電路之ARE電路之方塊圖。
參看圖3，根據本發明之實施例之ARE電路包括正常熔絲單元陣列200、驗證計數器210、虛設熔絲單元陣列220、感測器230、驗證器240、主要計數器250及暫存器 260。正常熔絲單元陣列200係用正常熔絲資料程式化，且藉由回應於主要計數信號CNT_M而循序啟用複數條字線來經由複數條位元線BL<0：M>輸出正常熔絲資料。驗證計數器210回應於供電信號PWRUP而產生在特定週期內經啟用之驗證計數信號CNT_PREP。虛設熔絲單元陣列220係用驗證熔絲資料程式化，且藉由回應於驗證計數信號CNT_PREP而啟用驗證字線直至主要計數起始信號CNT_START經啟用來經由多條位元線BL<0：M>輸出驗證熔絲資料。感測器230回應於感測放大啟用信號SAEN而讀取載入於位元線BL<0：M>上之驗證熔絲資料及正.常熔絲資料。驗證器240組合感測器230之輸出信號FDATA<0：M>當中對應於驗證熔絲資料之信號，且當獲得預期結果時，驗證器240啟用主要計數起始信號CNT_START。主要計數器250回應於主要計數起始信號CNT_START而產生主要計數信號CNT_M。暫存器260儲存感測器230之輸出信號FDATA<0：M>當中對應於正常熔絲資料之信號。
此處，藉由混合驗證計數信號CNT_PREP及主要計數信號CNT_M來產生感測放大啟用信號SAEN，且混合器270可為用於對驗證計數信號CNT_PREP及主要計數信號CNT_M執行「或」(OR)運算的任何合理之合適邏輯電路。
正常熔絲單元陣列200、虛設熔絲單元陣列220及感測器230之詳細結構可與圖1所示之結構相同。
驗證器240可為用於對感測器230之輸出信號FDATA<0：M>當中對應於驗證熔絲資料之信號執行「及」 (AND)運算的任何合理之合適電路。
主要計數器250經形成以執行計數操作達等於安置於正常熔絲單元陣列200中之字線之數目的次數。
圖4為說明圖3所示之ARE電路之時序圖。在下文中，參看圖3及圖4描述根據本發明之實施例的ARE電路之啟動操作。
此處，假設：正常熔絲單元陣列200已用適當資訊(諸如，修復位址資訊)程式化，且虛設熔絲單元陣列220已用驗證熔絲資料程式化。
首先，當供電信號PWRUP在半導體積體電路之供電操作期間經啟用時，驗證計數器210經啟用以在特定週期內執行計數操作。
無論何時啟用自驗證計數器210輸出之驗證計數信號CNT_PREP，便啟用虛設熔絲單元陣列220之驗證字線，且藉由啟用感測放大啟用信號SAEN來讀取虛設熔絲單元陣列220。由於緊接在供電操作執行之後電源供應在半導體積體電路內不穩定，故在虛設熔絲單元陣列220中程式化之驗證熔絲資料未被準確地感測為高。若在對應於多條位元線BL<0：M>之熔絲單元全部斷裂時獲得之預期值處於邏輯高位準，則驗證器240經由感測器230之所有輸出信號FDATA<0：M>之AND運算來判定感測器230之所有輸出信號FDATA<0：M>是否處於邏輯高位準。若根據驗證器240中之驗證操作判定並非感測器230之所有輸出信號FDATA<0：M>皆處於邏輯高位準，則主要計數起始信號 CNT_START繼續維持邏輯低位準，且在下一計數週期再次讀取虛設熔絲單元陣列220。同時，若根據驗證器240中之驗證操作判定感測器230之所有輸出信號FDATA<0：M>皆處於邏輯高位準，則主要計數起始信號CNT_START轉變至邏輯高位準。
當主要計數起始信號CNT_START轉變至邏輯高位準時，驗證計數器210被停用，且主要計數器250經啟用以在特定週期內執行計數操作。
無論何時啟用主要計數信號CNT_M，便藉由循序啟用正常熔絲單元陣列200之多條字線來讀取正常熔絲資料且將其儲存於暫存器260中。更具體言之，無論何時啟用主要計數信號CNT_M，便循序啟用正常熔絲單元陣列200之字線且此亦啟用感測放大啟用信號SAEN。因此，熔絲資料經載入至位元線BL<0：M>上，且感測器230開始感測載入至位元線BL<0：M>上之資料之極性。感測器230感測對應於字線之熔絲資料，且所感測熔絲資料FDATA<0：M>儲存於暫存器260中。此處，對字線之循序啟用、感測及在暫存器中之儲存一起形成一個循環。
此處，與計數週期無關之所有操作可與時脈信號CK同步地執行。
如上所述，當在基於讀取虛設熔絲單元陣列220之結果驗證供電狀態之後讀取正常熔絲單元陣列200時，即使在不支援外部重設功能之半導體積體電路中，仍可在ARE電路上穩定地執行啟動操作。
根據本發明之一實施例，即使半導體積體電路不支援外部重設功能，半導體積體電路仍可在陣列電子熔絲上穩定地執行啟動操作。
儘管已關於特定實施例描述了本發明，但熟習此項技術者將顯而易見，可在不脫離如在以下申請專利範圍中所界定之本發明之精神及範疇的情況下做出各種改變及修改。
舉例而言，在本發明之實施例中例示性地呈現之邏輯可根據所使用信號之種類及信號之啟用位準而用另一邏輯替換或省略。
又，雖然本發明之以上實施例說明一驗證字線安置於虛設熔絲單元陣列中之情況，但若需要，可安置複數條驗證字線。
100‧‧‧正常熔絲單元陣列
120‧‧‧虛設熔絲單元陣列
140‧‧‧感測器
200‧‧‧正常熔絲單元陣列
210‧‧‧驗證計數器
220‧‧‧虛設熔絲單元陣列
230‧‧‧感測器
240‧‧‧驗證器
250‧‧‧主要計數器
260‧‧‧暫存器
270‧‧‧混合器
BL0‧‧‧位元線
BL1‧‧‧位元線
BL2‧‧‧位元線
BL4‧‧‧位元線
BL<0：M>‧‧‧位元線
CK‧‧‧時脈信號
CNT_PREP‧‧‧驗證計數信號
CNT_START‧‧‧主要計數起始信號
CNT_M‧‧‧主要計數信號
FDATA<0：M>‧‧‧輸出信號
NM0‧‧‧第一NMOS電晶體
NM1‧‧‧第二NMOS電晶體
PGM0‧‧‧程式化電壓
PGM0_PRE‧‧‧驗證程式化電壓
PGM1‧‧‧程式化電壓
PGM_N-1‧‧‧程式化電壓
PGM_N‧‧‧程式化電壓
PWRUP‧‧‧供電信號
SA‧‧‧感測放大器
SAEN‧‧‧感測放大啟用信號
SAREF‧‧‧參考電壓
UC‧‧‧單位電子熔絲單元
WL0‧‧‧字線
WL0_PRE‧‧‧驗證字線
WL1‧‧‧字線
WL_N-1‧‧‧字線
WL_N‧‧‧字線
圖1為說明根據本發明之一實施例的半導體積體電路之陣列電子熔絲(ARE)電路之示意圖。
圖2為描述圖1所示之ARE電路之啟動操作的流程圖。
圖3為說明根據本發明之另一實施例的半導體積體電路之ARE電路之方塊圖。
圖4為說明圖3所示之ARE電路之時序圖。
100‧‧‧正常熔絲單元陣列
120‧‧‧虛設熔絲單元陣列
140‧‧‧感測器
BL0‧‧‧位元線
BL1‧‧‧位元線
BL2‧‧‧位元線
BL4‧‧‧位元線
NM0‧‧‧第一NMOS電晶體
NM1‧‧‧第二NMOS電晶體
PGM0‧‧‧程式化電壓
PGM0_PRE‧‧‧驗證程式化電壓
PGM1‧‧‧程式化電壓
PGM_N-1‧‧‧程式化電壓
PGM_N‧‧‧程式化電壓
SA‧‧‧感測放大器
SAEN‧‧‧感測放大啟用信號
SAREF‧‧‧參考電壓
UC‧‧‧單位電子熔絲單元
WL0‧‧‧字線
WL0_PRE‧‧‧驗證字線
WL1‧‧‧字線
WL_N-1‧‧‧字線
WL_N‧‧‧字線

Claims (20)

  1. 一種半導體積體電路，其包含：一正常熔絲單元陣列，其用一正常熔絲資料程式化；一虛設熔絲單元陣列，其用一驗證熔絲資料程式化；及一感測器，其經組態以自該虛設熔絲單元陣列讀取該驗證熔絲資料且自該正常熔絲單元陣列讀取該正常熔絲資料，其中該正常熔絲單元陣列經組態以當該虛設熔絲單元陣列之該驗證熔絲資料與一預期值匹配時被讀取。
  2. 如請求項1之半導體積體電路，其中該虛設熔絲單元陣列包括與一驗證字線及複數條位元線耦接之複數個單位電子熔絲單元。
  3. 如請求項1之半導體積體電路，其中該正常熔絲單元陣列包括與複數條正常字線及複數條位元線耦接之複數個單位電子熔絲單元。
  4. 如請求項2之半導體積體電路，其中該虛設熔絲單元陣列與該正常熔絲單元陣列共用該多條位元線。
  5. 如請求項2之半導體積體電路，其中該虛設熔絲單元陣列之該等單位電子熔絲單元中之每一者包括：一第一NMOS電晶體，其具有與一源極電壓端子耦接之一源極及用於接收一驗證程式化電壓之一閘極；及一第二NMOS電晶體，其具有與該第一NMOS電晶體之一汲極耦接之一源極、與一對應位元線耦接之一汲極及與該驗證字線耦接之一閘極。
  6. 如請求項3之半導體積體電路，其中該正常熔絲單元陣列之該等單位電子熔絲單元中之每一者包括：一第一NMOS電晶體，其具有與一源極電壓端子耦接之一源極及用於接收一對應程式化電壓之一閘極；及一第二NMOS電晶體，其具有與該第一NMOS電晶體之一汲極耦接之一源極、與一對應位元線耦接之一汲極及與一對應字線耦接之一閘極。
  7. 如請求項2之半導體積體電路，其中該虛設熔絲單元陣列之所有該等單位電子熔絲單元經組態為斷裂的。
  8. 一種半導體積體電路，其包含：一正常熔絲單元陣列，其用一正常熔絲資料程式化，且藉由回應於週期性啟用之一主要計數信號而循序啟用複數條字線來經由複數條位元線輸出該正常熔絲資料；一驗證計數器，其經組態以回應於一供電信號而產生週期性啟用之一驗證計數信號；一虛設熔絲單元陣列，其用一驗證熔絲資料程式化，且藉由回應於該驗證計數信號而週期性啟用一驗證字線直至一主要計數起始信號經啟用來經由該多條位元線輸出該驗證熔絲資料；一感測器，其經組態以回應於一感測放大啟用信號而讀取載入於該多條位元線上之該驗證熔絲資料及該正常熔絲資料；一驗證器，其經組態以回應於組合該感測器之輸出信號當中對應於該驗證熔絲資料之一信號而啟用該主要計 數起始信號；一主要計數器，其經組態以回應於該主要計數起始信號而產生該主要計數信號；及一暫存器，其經組態以儲存該感測器之該等輸出信號當中對應於該正常熔絲資料之一信號。
  9. 如請求項8之半導體積體電路，其進一步包含：一混合器，其經組態以藉由混合該驗證計數信號及該主要計數信號來產生該感測放大啟用信號。
  10. 如請求項9之半導體積體電路，其中該混合器包括用於對該驗證計數信號及該主要計數信號執行一OR運算之一邏輯。
  11. 如請求項8之半導體積體電路，其中該驗證器包括用於對該感測器之該等輸出信號當中對應於該驗證熔絲資料之一信號執行一AND運算之一邏輯。
  12. 如請求項8之半導體積體電路，其中該虛設熔絲單元陣列包括與一驗證字線及該多條位元線耦接之複數個單位電子熔絲單元。
  13. 如請求項8之半導體積體電路，其中該正常熔絲單元陣列包括與該多條字線及該多條位元線耦接之複數個單位電子熔絲單元。
  14. 如請求項12之半導體積體電路，其中該等單位電子熔絲單元中之每一者包括：一第一NMOS電晶體，其具有與一源極電壓端子耦接之一源極及用於接收一驗證程式化電壓之一閘極；及 一第二NMOS電晶體，其具有與該第一NMOS電晶體之一汲極耦接之一源極、與一對應位元線耦接之一汲極及與該驗證字線耦接之一閘極。
  15. 如請求項13之半導體積體電路，其中該等單位電子熔絲單元中之每一者包括：一第一NMOS電晶體，其具有與一源極電壓端子耦接之一源極及用於接收一對應程式化電壓之一閘極；及一第二NMOS電晶體，其具有與該第一NMOS電晶體之一汲極耦接之一源極、與一對應位元線耦接之一汲極及與一對應字線耦接之一閘極。
  16. 如請求項12之半導體積體電路，其中該虛設熔絲單元陣列之所有該等單位電子熔絲單元經組態為斷裂的。
  17. 一種用於驅動一半導體積體電路之方法，其包含：回應於一供電信號而讀取用一驗證熔絲資料程式化之一虛設熔絲單元陣列；判定讀取該虛設熔絲單元陣列之一結果是否與一預期值一致；及在讀取該虛設熔絲單元陣列之該結果經判定與該預期值一致時讀取用一正常熔絲資料程式化之一正常熔絲單元陣列。
  18. 如請求項17之方法，其進一步包含：在讀取該虛設熔絲單元陣列之該結果經判定與該預期值不一致時再次讀取該虛設熔絲單元陣列。
  19. 如請求項17之方法，其中該虛設熔絲單元陣列之該讀取 包含：藉由啟用安置於該虛設熔絲單元陣列中之一驗證字線將該驗證熔絲資料載入於複數條位元線上；及感測載入於該多條位元線上之該資料之一極性。
  20. 如請求項17之方法，其中該正常熔絲單元陣列之該讀取包含：藉由啟用安置於該正常熔絲單元陣列中之複數條字線當中之一選定字線將該正常熔絲資料載入於該多條位元線上；感測表示載入於該多條位元線上之該資料之一信號的一極性；將該所感測資料儲存於一暫存器中；及針對安置於該正常熔絲單元陣列上之下一字線重複該正常熔絲資料於該多條位元線上之該載入、載入於該多條位元線上之該資料之該極性的該感測及該所感測資料於該暫存器中之該儲存的一循環。
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