KR20080022304A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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KR20080022304A KR1020060085578A KR20060085578A KR20080022304A KR 20080022304 A KR20080022304 A KR 20080022304A KR 1020060085578 A KR1020060085578 A KR 1020060085578A KR 20060085578 A KR20060085578 A KR 20060085578A KR 20080022304 A KR20080022304 A KR 20080022304A
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Abstract

본 발명은 복수개의 워드 라인들과 복수개의 비트 라인쌍들 사이에 연결되고 매트릭스 형태로 배열된 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이, 및 매트릭스 형태로 배열된 복수개의 메모리 셀들중 모서리에 배치되는 메모리 셀들의 전하 축적 노드와 더미 라인 사이에 연결된 적어도 4개의 프로그램 회로들을 구비하는 것을 특징으로 하는 반도체 메모리 장치를 공개한다. 본 발명에 의해 개선된 반도체 메모리 장치는 실제 어드레스 정보를 간단한 전기적 테스트를 통해 확인할 수 있다.

Description

반도체 메모리 장치 { Semiconductor memory device. }
도1a는 메모리 셀 어레이의 어드레스 정보를 나타낸 예이다.
도1b는 메모리 셀 어레이의 어드레스 정보를 나타낸 다른 예이다.
도1c는 메모리 셀 어레이의 어드레스 정보를 나타낸 또다른 예이다.
도2는 종래의 반도체 메모리 장치의 실제 어드레스 정보를 확인하는 방법의 흐름도이다.
도3은 일반적인 반도체 메모리 장치의 개략적인 구조를 나타낸 블록도이다.
도4는 본 발명의 일실시예에 따른 개선된 메모리 셀 어레이의 회로도이다.
도5는 본 발명에 의해 개선된 반도체 메모리 장치의 실제 어드레스 정보를 확인하는 방법의 흐름도이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 메모리 어레이 상의 위치 에 따른 어드레스 값을 전기적 테스트만으로 확인할 수 있는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치 생산 공정에서 해당 제품의 설계 정보로부터 제품 생산 후, 산출물의 테스트 단계를 포함하며, 테스트 단계 중 불량 분석(FAILURE ANALYSIS)은 제조된 반도체 메모리 장치에서 발생하는 불량의 원인을 찾아 개선하는 과정이다. 해당 불량의 원인을 찾기 위한 물리적 불량 분석(PHYSICAL FAILURE ANALYSIS)을 실시한다. 이를 위해 불량이 나타난 어드레스를 참조하여, 불량 셀의 실제 위치를 파악해야 한다.
도1a, 도1b, 및 도1c는 메모리 셀 어레이의 실제 어드레스 배열의 예이다.
도1a는 메모리 셀 어레이의 일부로서 칼럼 방향으로 배열된 셀의 개수가 자연수 n개, 로우 방향으로 배열된 셀의 개수가 자연수 n개이다. BL1, BBL1, BL2, BBL2, BL(n-1), BBL(n-1), BLn, BBLn은 최외각 셀과 연결된 대표적인 비트 라인 쌍을, WL1, WL2, WL3, WLn은 대표적인 워드 라인을 각각 나타낸다. 메모리 셀들(110, 112, 120, 130, 140)은 대표적인 메모리 셀을 나타내며, 메모리 셀(110)과 같이 한 쌍의 비트 라인(BL1, BBL1) 및 워드 라인(WL1)과 각각 연결된다.
각각의 대표 셀들의 어드레스 값들이 기재되었으며, 예를 들어 셀(140)의 어드레스는 자연수 n에 대하여, 10진수 "n×n"번지를 가지며 도1a의 셀(140)에 기재되었다. 도1b 및 도1c는 도1a와 동일한 기본 구조이며, 설명의 용이함을 위해 대표적인 메모리 셀의 배열이 다르게 도시되었다. 도1b는 메모리 셀(140)을 기준으로 칼럼 방향으로 어드레스가 증가하며, 시작 어드레스 값을 갖는 셀(140)의 위치 값은 C[n,n]인 어드레스 배열의 다른 예이다. 도1c는 로우 방향으로 어드레스가 증가하며, 시작 어드레스를 갖는 셀(110)의 위치 값은 C[1,1]이다.
도1a와 도1b를 비교하면, 시작 어드레스를 갖는 셀들이 도1a의 셀(110) 및 도1b의 셀(140)로 각각 상이하므로, 외부에서 어드레스 값으로 "n+2"번지로 억세스할 경우, 도1a에서는 위치 값이 C[2,2]인 셀(112)에 억세스하게 되지만, 도1b에서는 위치 값이 C[n-1,n-1]를 갖는 셀(114)에 억세스한다.
이와 같이, 시작 어드레스를 갖는 셀로부터 칼럼 방향으로 증가하는 동일한 규칙성을 가지더라도, 시작 어드레스를 갖는 셀의 위치 값이 다를 경우에는, 각각의 메모리 어레이를 외부에서 동일한 어드레스로 억세스하더라도 상이한 셀에 접근하게 된다.
따라서, 메모리 테스트의 결과로 이미 확보된 불량 셀의 어드레스 정보로부터, 메모리 셀 어레이의 위치에 따른 올바른 어드레스 값을 확인하지 못할 경우에는 불량 셀에 올바로 접근할 수 없다. 그러므로, 물리적 불량 분석의 선행 작업으로서 메모리 셀 어레이의 위치에 따른 어드레스 정보를 확인해야 한다.
도2는 종래의 반도체 메모리 장치의 실제 어드레스 정보를 확인하는 방법의 흐름도이다.
어드레스 정보의 확인을 위해 미리 메모리 테스트를 통해 획득한 불량 어드레스들의 목록과 함께 어드레스 확인을 시작한다(S210). 메모리 셀 어레이의 모서리에 위치하는 최소한 4개인 최외각 셀들 중 어드레스 확인이 필요한 메모리 셀을 선정하여, 해당 셀들의 레이아웃을 확인한다(S220). 최외각 셀들의 어드레스를 확인하면, 어드레스 배열에 규칙성에 의해 전체 어드레스 배열 정보를 파악할 수 있다.
해당 메모리 셀을 집속 이온빔을 이용하여 상위 레이어에서 해당 하부 레이어까지 막질을 제거하며 접근하여 강제 페일 처리한다(S230). 어드레스가 확인되지 않은 최외각 셀들에 데이터 쓰기 동작 후 읽기 테스트를 수행한다(S240). 테스트 데이터의 쓰기 동작 후의 읽기 동작의 결과로 출력된 값이 테스트 데이터와 상이한 해당 페일 어드레스들 중, 이전 테스트 결과로 검출된 페일 어드레스 목록과 비교하여 추가된 페일 어드레스를 검출한다(S250).
추가된 페일 어드레스는 강제 페일 처리된 셀에 의해 발생한 것이므로, 해당 셀의 위치에 따른 어드레스이다(S260). 이후 어드레스 확인이 필요한 셀이 남아 있는 경우에는 해당 셀의 레이아웃을 확인하고, 남아있지 않을 경우에는 종료한다(S270). 최외각 셀들의 각각의 위치에 해당하는 어드레스를 확인하면, 어드레스 배열 정보를 파악할 수 있으므로 어드레스 확인 과정을 종료한다(S280).
정상 다이의 메모리 셀을 고의로 페일 처리하기 위해 집속 이온빔 작업을 이용하는 경우에는 상위 레이어에서 해당 하부 레이어까지 막질을 제거해야 하므로, 파워 라인(POWER LINE)과 연관된 메탈 라인(METAL LINE)끼리의 브릿지(BRIDGE)등을 유발시켜 정상 다이가 동작하지 않는 경우가 많았다.
따라서, 물리적 불량 분석의 정확성을 높이기 위한 메모리 셀 어레이의 위치에 따른 실제 어드레스 배열 정보 확인을 위해, 정상 다이의 물리적인 강제 페일 처리 없이 전기적 테스트만을 이용해 쉽게 반도체 메모리 장치의 어드레스 정보를 확인할 수 있는 방법이 필요하다.
본 발명의 목적은 간단한 전기적 테스트만으로 메모리 셀의 위치에 따른 어드레스 정보를 확인할 수 있는 회로를 포함한 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 워드 라인들과 복수개의 비트 라인쌍들 사이에 연결되고 매트릭스 형태로 배열된 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이, 및 매트릭스 형태로 배열된 복수개의 메모리 셀들중 모서리에 배치되는 메모리 셀들의 전하 축적 노드와 더미 라인 사이에 연결된 적어도 4개의 프로그램 회로들을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 프로그램 회로는 퓨즈를 구비하며, 메모리 셀의 쓰기 동작을 위해 외부로부터 인가된 데이터와 반대 위상의 데이터가 인가된 더미 라인에 의해 메모리 셀의 출력을 퓨즈의 미절단시 특정 값으로 고정시키는 것을 특징으로 한다.
상기 목적을 달성하기 위한 메모리 셀은 워드 라인에 연결된 게이트를 가지고 비트라인쌍중 비트 라인과 전하 축적 노드 사이에 연결된 제1전송 트랜지스터, 워드 라인에 연결된 게이트를 가지고 비트 라인쌍중 반전 비트 라인과 전하 축적 노드와는 다른 전하 축적 노드사이에 연결된 제2전송 트랜지스터, 및 전하 축적 노드와 다른 전하 축적 노드 사이에 연결된 래치를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 메모리 셀 어레이의 복수개의 메모리 셀들의 어드레스를 확인하기 위하여 메모리 셀들 중 어드레스의 확인이 필요한 메모리 셀에 구비된 퓨즈를 절단하고 더미 라인에 외부로부터 인가되는 테스트 데이터와 반대 위상의 데이터를 인가하고, 메모리 셀들 중 어드레스를 확인하지 못한 메모리 셀들에 메모리 테스트로부터 검출된 복수의 메모리 셀의 어드레스 신호들과 테스트 데이터에 응답한 쓰기 동작 후의 읽기 동작의 결과로부터 테스트 데이터가 출력된 어드레스를 검출하여 퓨즈가 절단된 메모리 셀의 매트릭스 상의 위치에 따른 어드레스로 판별하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도3은 일반적인 반도체 메모리 장치의 대략적인 구조를 나타낸 블록도이다.
로우 디코더(325), 메모리 셀 어레이(330), 및 칼럼 디코더(340)로 구성되고, 메모리 셀 어레이(330)는 센스 앰프(335)를 구비하며, 로우 디코더(325)는 로우 어드레스 버퍼(320)로부터 외부 어드레스(RA)를 입력 받는다. 또한 외부로부터 입력된 칼럼 어드레스(CA)는 칼럼 어드레스 버퍼(345)를 통하여 칼럼 디코더(340)에 입력된다.
도3에서, /CS는 칩 선택 신호를, /WE는 쓰기 가능 신호를, /OE는 출력 가능 신호를, DSout은 외부로 출력되는 데이터를, DSin은 메모리 셀로 입력되는 데이터를 각각 나타낸다.
도3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이(330)는 워드 라인(미도시)과 비트 라인(미도시)사이에 연 결된 메모리 셀(미도시)을 구비하여 데이터를 저장한다. 센스 앰프(335)는 비트 라인(미도시)과 반전 비트 라인(미도시)의 데이터를 증폭한다. 칼럼 디코더(340)는 칼럼 어드레스 버퍼(345)로부터 입력된 칼럼 어드레스(CA)를 디코딩하여 칼럼 선택신호들(미도시)을 발생한다. 로우 디코더(325)는 칼럼 디코더(340)와 유사하게, 로우 어드레스 버퍼(320)로부터 입력된 로우 어드레스(RA)를 디코딩한다.
데이터 읽기 동작은 외부 제어신호 및 해당 로우 어드레스(RA)와 칼럼 어드레스(CA)에 해당하는 셀이 응답하여, 저장되어 있는 데이터가 출력되고, 센스 앰프(335)는 데이터의 전압 차이를 비교하여 해당 데이터의 전압 레벨을 증폭시켜 외부로 출력시키며, 외부 제어 신호 중 /CS가 "로우"레벨, /WE가 "하이"레벨, 및 /OE가 "로우" 레벨 일 때 컨트롤 회로(365)로부터 출력된 제어신호는 트라이 스테이트 버퍼(355)에 입력되며, 이에 응답한 트라이 스테이트 버퍼(355)는 턴 온 되어 메모리 셀 어레이(330) 내부의 셀(미도시)에 저장된 데이터(DSout)가 DQ 패드(360)로 출력된다.
또한, 데이터 쓰기 동작에서 외부에서 입력된 제어신호(/CS, /WE, /OE)의 조합으로부터 컨트롤 회로(365)의 출력에 응답하여 트라이 스테이트 버퍼(350)는 턴 온 된다. 트라이 스테이트 버퍼(350)를 통과한 외부 입력 데이터(DSin)가 외부로부터 인가된 어드레스 값들(RA, CA)에 해당하는 메모리 셀 어레이(230) 내부의 셀(미도시)에 쓰인다.
도4는 본 발명의 일실시예에 따른 개선된 메모리 셀 어레이의 회로도이다.
메모리 셀 어레이(410)는 에스 램(SRAM)의 내부에 로우 방향의 셀 개수는 6 개, 칼럼 방향의 셀 개수는 4개로, 총 24개의 메모리 셀들을 구비하며 최외각 셀들(C01, C06, C19, C24)을 세부적으로 도시한 것이다. 각각의 셀들은 내부에 워드 라인과 연결되어 턴 온 여부가 결정되는 한 쌍의 NMOS 트랜지스터(N10, N20 ~ N70, N80), 및 데이터를 저장하는 래치(LATCH)부를 구성하는 한 쌍의 인버터들(I10, I20 ~ I70, I80)을 구비한다.
도4에서 BL1, BBL1, BL4, BBL4는 최외각 셀과 연결된 대표적인 비트 라인 쌍을, WL1, WL6은 대표적인 워드 라인을 각각 나타낸다.
본 발명의 실제 어드레스 정보 확인을 위한 프로그램 회로는 각각의 셀에 퓨즈(FUSE)(F10 ~ F40) 및 최외각 워드 라인들(WL1, WL6) 각각에 평행하게 배열된 더미 라인(DUMMY LINE)(D1, D2)을 각각 구비한다. 이때 퓨즈들은 래치부의 셀의 출력을 일정한 값으로 제한할 수 있는 노드(NODE10, NODE30 ~ NODE70)와 더미 라인(D1, D2) 사이에 각각 연결한다. 프로그램 회로가 연결된 셀들은 도1a 및 도1b와 같이 어드레스 배열의 규칙성에 의해, 전체 어드레스 배열 정보를 파악이 용이한 메모리 셀 어레이의 모서리에 위치한 4개의 최외각 셀들이다.
최외각 셀들의 위치에 따른 어드레스 정보를 확인하는 방법은 다음과 같다.
최외각 셀들은 셀(C01)과 같이 제어 신호(/CE, /WE, /OE)들의 조합 및 어드레스 값(CA, RA)에 응답하여, 퓨즈(F10)가 단락되어 있지 않으면, 더미 라인(D1)의 전압값에 따라 저장되어 있는 데이터인 내부 신호(SIG1)가 비트 라인(BL1)을 통해 각각 출력된다.
최외각 셀들 각각에 대하여 외부에서 억세스하는 어드레스를 이용하여,"로우" 레벨 데이터의 쓰기 동작을 수행한다. 이후 읽기 동작을 수행하여 더미 라인들(D1, D2)에 "하이" 레벨의 데이터가 인가되면, 해당 메모리 셀의 데이터로 "하이"레벨 값이 출력된다. 이 경우에 쓰기 동작을 수행한 후, 읽기 동작으로 출력된 데이터가 상이하다. 따라서, 최외각 셀들(C01, C06, C19, C24)은 불량 셀이며, 위치정보는 확인할 수 없는 불량 어드레스 값들이 검출된다. 또는 테스트 데이터로 "하이" 레벨의 쓰기 동작 후 읽기 동작 수행 시에는 더미 라인들(D1, D2)에 "로우" 레벨의 데이터가 인가되면 불량 셀로 검출된다.
최외각 셀들 중 임의의 셀(C06)의 퓨즈(F30)를 절단하면, 셀(C06)은 정상 셀로 환원된다. 최외각 셀들을 대상으로 데이터의 읽기 및 쓰기 동작을 각각 반복하면, 정상 셀(C06)은 데이터의 쓰기 및 읽기 동작의 결과로 동일한 데이터가 출력된다. 즉, 불량 셀로 다시 검출된 나머지 셀들(C01, C19, C24)의 어드레스를 이전 불량 셀의 어드레스를 비교하여, 검출되지 않은 어드레스는 셀(C06)의 어드레스 값이다. 도1a에서와 같이 위치 정보를 지정할 때, 퓨즈가 절단되고 위치 값이 C[1,6]인 셀(C06)의 실제 어드레스 값을 확인할 수 있다.
위와 같이 어드레스 배열 정보가 확인된 메모리 장치의 경우, 퓨즈를 절단함으로서 고의로 페일(FAIL) 처리한 셀을 정상 셀로 환원할 수 있다. 퓨즈 절단 방법은 해당 퓨즈가 전기적으로 프로그램 가능한 퓨즈인 경우에는 바이어스(BIAS) 인가 를 이용하고, 메탈 퓨즈인 경우는 레이저 커팅(LASER CUTTING)을 활용한다.
또한 설계 정보가 동일한 경우에는 최초 생산된 랏(LOT)에서만 본 발명에 의해 개선된 프로그램 회로를 활용하고, 이후 생산 공정에서는 마스크 상에서 퓨즈를 절단하여 불필요한 퓨즈 절단 작업을 생략할 수 있다.
도4에서는 에스 램을 실시예로 제시하였으나, 디 램(DRAM) 등의 반도체 메모리 장치에도 개선된 프로그램 회로를 메모리 셀 어레이의 모서리에 위치한 최소한 4개의 최외각 셀들 각각에 구비하여 어드레스 정보를 파악할 수 있다. 따라서, 일반적인 반도체 메모리 장치에 본 발명에 의해 개선된 어드레스 정보의 확인 방법을 적용할 수 있다.
도5는 본 발명에 의해 개선된 반도체 메모리 장치의 실제 어드레스 정보를 확인하는 방법의 흐름도이다.
실제 어드레스 정보의 확인을 위해 미리 메모리 테스트를 통해 획득한 불량 어드레스들의 목록과 함께 어드레스 확인을 시작한다(S510). 도4에서와 같이 메모리 셀 어레이의 모서리에 위치한 최소한 4개의 최외각 셀들 중 어드레스 확인이 필요한 셀에 구비된 퓨즈를 절단한다(S520). 최외각 셀들의 위치에 해당하는 실제 어드레스를 확인할 때, 전체 어드레스 배열을 파악하기 용이하다.
도4의 예와 같이 더미 라인들(D1, D2)에는 메모리 셀 어레이에 입력할 테스트 데이터와 반대위상을 갖는 데이터를 인가한다(S530). 최외각 셀들 중 어드레스가 확인되지 않은 최외각 셀들에 테스트 데이터를 쓰기 동작 후 읽기 동작의 테스 트를 수행한다(S540). 도4에서와 같이 테스트 결과로부터 쓰여진 데이터가 검출되지 않은 페일 어드레스들의 목록을 이전 테스트 결과와 비교하여, 누락된 어드레스를 테스트를 통과한 어드레스로 검출한다(S550).
테스트를 통과한 어드레스는 퓨즈의 절단에 의해 정상 셀로 환원된 셀이다. 따라서, 해당 최외각 셀의 위치에 따른 어드레스로 확인한다(S560). 테스트 대상 최외각 셀이 남아 있는 경우에는 다시 해당 셀의 퓨즈 절단 이후 데이터 읽기 및 쓰기 동작을 실시하거나 또는 남아있지 않을 경우에는 종료한다(S570).
이로부터, 도4와 같이 메모리 셀 어레이의 모서리에 위치한 최외각 셀들의 실제 어드레스를 각각 확인하면, 도1a, 도1b, 및 도1c의 어드레스 배열의 예와 같이, 실제 메모리 셀 어레이의 위치에 따른 어드레스를 확인할 수 있으며, 어드레스 확인 과정을 종료한다(S580).
반도체 메모리 장치의 복수의 레이어를 물리적으로 페일 처리하는 방법으로 해당 어드레스 값을 가지는 불량 셀의 위치에 따른 어드레스를 파악하는 것이 어려워지고 있다. 따라서, 본 발명에 의해 퓨즈 및 더미라인을 포함한 프로그램 회로를 구비하여 간단한 전기적 테스트를 통해 메모리 셀의 위치에 따른 실제 어드레스의 정보를 파악할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있 음을 이해할 수 있을 것이다.
따라서, 본 발명의 상술한 바와 같이 구성된 본 발명의 메모리 셀의 위치에 따른 어드레스 정보를 확인하기 위하여 퓨즈 및 더미 라인을 구비한 프로그램 회로를 포함한 반도체 메모리 장치로서, 간단한 전기적 테스트만으로 메모리 셀의 실제 어드레스 정보를 확인할 수 있다.

Claims (4)

  1. 복수개의 워드 라인들과 복수개의 비트 라인쌍들 사이에 연결되고 매트릭스 형태로 배열된 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이; 및
    상기 매트릭스 형태로 배열된 복수개의 메모리 셀들중 모서리에 배치되는 메모리 셀들의 전하 축적 노드와 더미 라인 사이에 연결된 적어도 4개의 프로그램 회로들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 프로그램 회로는
    퓨즈를 구비하며,
    상기 메모리 셀의 쓰기 동작을 위해 외부로부터 인가된 데이터와 반대 위상의 데이터가 인가된 상기 더미 라인에 의해 상기 메모리 셀의 출력을 상기 퓨즈의 미절단시 특정 값으로 고정시키는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 메모리 셀은
    상기 워드 라인에 연결된 게이트를 가지고 상기 비트라인쌍중 비트 라인과 상기 전하 축적 노드 사이에 연결된 제1전송 트랜지스터;
    상기 워드 라인에 연결된 게이트를 가지고 상기 비트 라인쌍중 반전 비트 라인과 상기 전하 축적 노드와는 다른 전하 축적 노드사이에 연결된 제2전송 트랜지스터; 및
    상기 전하 축적 노드와 상기 다른 전하 축적 노드 사이에 연결된 래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 메모리 셀 어레이의 상기 복수개의 메모리 셀들의 어드레스를 확인하기 위하여
    상기 메모리 셀들 중 어드레스의 확인이 필요한 상기 메모리 셀에 구비된 상기 퓨즈를 절단하고 상기 더미 라인에 외부로부터 인가되는 테스트 데이터와 반대 위상의 데이터를 인가하고, 상기 메모리 셀들 중 어드레스를 확인하지 못한 상기 메모리 셀들에 메모리 테스트로부터 검출된 복수의 메모리 셀의 어드레스 신호들과 상기 테스트 데이터에 응답한 쓰기 동작 후의 읽기 동작의 결과로부터 상기 테스트 데이터가 출력된 어드레스를 검출하여 상기 퓨즈가 절단된 메모리 셀의 매트릭스 상의 위치에 따른 어드레스로 판별하는 것을 특징으로 하는 반도체 메모리 장치.
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