KR100562978B1 - 리페어 퓨즈 회로 - Google Patents

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Abstract

본 발명은 리페어 퓨즈 회로에 관한 것으로, 파워 업 리셋 신호에 의해 초기화되고, 각각 소거 퓨즈 셀로 구성된 제 1 내지 제 n 딜레이 퓨즈 회로와, 상기 제 n 딜레이 퓨즈 회로의 출력 신호의 반전 신호에 의해 구동되는 다수의 메인 퓨즈 회로로 이루어져 상기 제 n 딜레이 퓨즈 회로의 초기화된 출력 신호의 반전 신호는 상기 제 1 딜레이 퓨즈 회로의 입력 신호가 되고, 상기 제 1 딜레이 퓨즈 회로의 출력 신호는 상기 제 2 딜레이 퓨즈 회로의 입력 신호가 되어 상기 각각의 딜레이 퓨즈 회로의 상기 퓨즈 셀 데이터를 센싱하는 시간만큼 지연된 신호가 출력되도록 함으로써 상기 메인 퓨즈 회로의 퓨즈 셀 데이터를 래치할 때 마진을 확보할 수 있고, 안정되게 래치된 데이터를 출력할 수 있는 리페어 퓨즈 회로에 관해 제시된다.
리페어 퓨즈 회로, 딜레이 퓨즈 회로, 데이터 래치

Description

리페어 퓨즈 회로{Repair fuse circuit}
도 1은 종래의 리페어 퓨즈 회로도.
도 2는 도 1에 사용된 파워 온 리셋 회로도.
도 3은 본 발명에 따른 리페어 퓨즈 회로의 블록도.
도 4는 본 발명에 따른 리페어 퓨즈 회로도.
<도면의 주요 부분에 대한 부호의 설명>
31 내지 3n : 제 1 내지 제 n 딜레이 퓨즈 회로
41 내지 4n : 제 1 내지 제 n 메인 퓨즈 회로
본 발명은 리페어 퓨즈 회로에 관한 것으로, 특히 파워 업 리셋 신호에 따라 초기화되며 각각 소거 퓨즈 셀로 구성된 다수의 딜레이 퓨즈 회로를 이용하여 소정 시간 지연된 신호를 출력하되 전단의 출력 신호를 후단의 입력 신호로 사용함으로써 퓨즈 셀의 데이터를 래치할 때 마진을 확보할 수 있고, 안정되게 래치된 데이터를 출력할 수 있는 리페어 퓨즈 회로에 관한 것이다.
도 1은 종래의 리페어 퓨즈 회로의 구성도로서, 다음과 같이 구성된다.
파워 업 리셋 회로(11)로부터의 출력 신호가 제 1 인버터(I11)을 통해 반전된다. 제 1 인버터(I11)의 출력 신호에 의해 전원 단자와 제 1 래치 회로(12) 사이에 접속된 제 1 PMOS 트랜지스터(P11) 및 제 1 래치 회로(12)와 제 2 NMOS 트랜지스터(N12) 사이에 접속된 제 1 NMOS 트랜지스터(N11)가 구동된다. 제 2 NMOS 트랜지스터(N12)는 제 1 NMOS 트랜지스터(N11)와 소거 상태의 퓨즈 셀(13) 사이에 접속되어 제 1 딜레이 체인(14)의 출력 신호에 따라 구동된다. 제 1 PMOS 트랜지스터 (P11) 및 제 1 NMOS 트랜지스터(N11) 사이에 접속되어 제 2 및 제 3 인버터(I12 및 I13)로 구성된 제 1 래치 회로(12)에 래치된 데이터는 제 1 딜레이 체인(14)을 통해 소정 시간 지연된 후 메인 퓨즈 셀 블록(200)으로 전달된다. 여기까지의 구성이 기준 퓨즈 셀 블록(100)의 구성이다.
제 1 인버터(I11)의 출력 신호에 의해 전원 단자와 제 2 래치 회로(15) 사이에 접속된 제 2 PMOS 트랜지스터(P12) 및 제 2 래치 회로(15)와 제 4 NMOS 트랜지스터(14) 사이에 접속된 제 3 NMOS 트랜지스터(N13)가 구동된다. 제 3 NMOS 트랜지스터(N13)와 퓨즈 셀(16) 사이에 접속된 제 4 NMOS 트랜지스터(N14)는 제 1 딜레이 체인(14)의 출력 신호에 따라 구동된다. 제 2 PMOS 트랜지스터(P12) 및 제 3 NMOS 트랜지스터(N13) 사이에 접속되어 제 4 및 제 5 인버터(I14 및 I15)로 구성된 제 2 래치 회로(15)에 래치된 데이터는 제 2 딜레이 체인(17)을 통해 소정 시간 지연되어 출력 신호로 출력된다.
상기와 같이 구성되는 리페어 퓨즈 회로의 구동 방법을 설명하면 다음과 같다.
파워업시, 즉 전원 전압(Vcc)이 인가되어 소정의 전위로 상승된 순간에 파워업 리셋 회로(11)로부터 리셋 신호(PURST)가 발생된다. 리셋 신호(RST)가 제 1 인버터(I11)를 통해 로우 상태로 반전되어 제 1 NMOS 트랜지스터(N11) 및 제 1 PMOS 트랜지스터(P11)로 인가된다. 따라서, 제 1 NMOS 트랜지스터(N11)는 턴오프되고, 제 1 PMOS 트랜지스터(P11)는 턴온된다. 이때, 퓨즈 셀(13)은 초기의 소거 상태를 유지하고 제 2 NMOS 트랜지스터(N12)가 구동되지 않기 때문에 턴온된 제 1 PMOS 트랜지스터(P11)를 통해 전원 전압(Vcc)이 인가되어 제 1 노드(Q11)는 하이 상태로 유지된다. 하이 상태의 제 1 노드(Q11)의 전위는 제 1 래치 회로(12)의 제 2 인버터 (I12)를 통해 로우 상태로 반전되므로 제 2 노드(Q12)는 로우 상태로 된다. 로우 상태를 유지하는 제 2 노드(Q12)의 전위는 제 1 딜레이 체인(14)을 통해 소정 시간 지연된 로우 상태의 신호로 제 2 NMOS 트랜지스터(N12)를 턴오프시킨다.
제 1 딜레이 체인(14)에 의해 소정 시간 지연된 로우 상태의 신호에 의해 제 4 NMOS 트랜지스터(N14)가 턴오프되고, 로우 상태로 인가되는 제 1 인버터(I11)이 출력 신호에 따라 제 2 PMOS 트랜지스터(P12)는 턴온되며, 제 3 NMOS 트랜지스터 (N13)는 턴오프된다. 따라서, 전원 전압(Vcc)이 제 3 노드(Q13)로 공급되어 제 3 노드(Q13)은 하이 상태를 유지한다. 하이 상태를 유지하는 제 3 노드(Q13)의 전위는 제 2 래치 회로(15)의 제 4 인버터(I14)를 통해 반전되어 제 4 노드(Q14)의 전위를 로우 상태로 만든다. 로우 상태의 전위가 제 2 딜레인 체인(17)을 통해 소정 시간 지연되어 출력 단자(OUT)으로 출력된다. 이때, 퓨즈 셀(16)의 데이터는 제 3 및 제 4 NMOS 트랜지스터(N13 및 N14)가 턴오프되어 있으므로 제 2 래치 회로(15)에 영향을 미치지 못한다.
전원 전압(Vcc)이 일정 전위 이상으로 상승하여 파워 업 리셋 회로(11)에서 리셋 신호의 발생을 종료하면 로우 상태의 신호를 출력한다. 로우 상태로 파워 업 리셋 회로(11)로부터 출력된 신호는 제 1 인버터(I11)을 통해 하이 상태로 반전되어 제 1 PMOS 트랜지스터(P11)를 턴오프시키고, 제 1 NMOS 트랜지스터(N11)를 턴온시킨다. 따라서, 제 1 노드(Q11)는 로우 상태로 된다. 로우 상태를 유지하는 제 1 노드(Q11)의 전위는 제 1 래치 회로(12)의 제 2 인버터(I12)를 통해 하이 상태로 반전되고, 이 신호가 제 1 딜레이 체인(14)을 통해 소정 시간 지연되어 제 2 NMOS 트랜지스터(N12) 및 메인 퓨즈 셀 블록(200)의 제 4 NMOS 트랜지스터(N14)를 턴온시킨다. 따라서, 소거된 퓨즈 셀(13)의 데이터가 제 1 노드(Q11)로 공급되고, 이 데이터가 제 1 래치 회로(12)에 래치된다.
제 1 인버터(I11)을 통해 하이 상태로 반전된 신호에 의해 제 2 PMOS 트랜지스터(P12)는 턴오프되고, 제 3 NMOS 트랜지스터(N13)은 턴온되어 제 3 노드(Q13)는 로우 상태로 된다. 로우 상태를 유지하는 제 3 노드(Q13)의 전위는 제 2 래치 회로(15)의 제 4 인버터(I14)를 통해 하이 상태로 반전되고 이 신호가 제 2 딜레이 체인(17)을 통해 소정 시간 지연되어 출력 단자(OUT)로 출력된다. 한편, 제 1 딜레이 체인(14)을 통해 소정 시간 지연된 하이 상태의 신호에 의해 제 4 NMOS 트랜지스터(N14)가 턴온된다. 따라서, 퓨즈 셀(16)의 데이터가 제 3 노드(Q13)으로 공급되고, 제 2 래치 회로(15)는 퓨즈 셀(16)의 데이터를 래치한 후 제 2 딜레이 체인(17)을 통해 소정 시간 지연되어 출력 단자(OUT)로 출력된다.
도 2는 도 1의 파워 업 리셋 회로도로서, 다음과 같이 구성된다.
전원 단자와 제 2 노드(Q22) 사이에는 제 1 및 제 2 PMOS 트랜지스터(P21 및 P22)가 접속되는데, 제 1 PMOS 트랜지스터(P21)는 제 1 노드(Q21)의 전위에 따라 구동되고, 제 2 PMOS 트랜지스터(P22)는 제 2 노드(Q22)의 전위에 따라 구동된다. 제 1 내지 제 5 NMOS 트랜지스터(N21 내지 N25)는 제 2 노드(Q22)와 접지 단자 (Vss) 사이에 접속되며, 게이트 단자가 전원 단자와 접속되어 항상 턴온 상태를 유지한다. 제 6 NMOS 트랜지스터(N26)는 전원 단자와 제 2 노드(Q22) 사이에 접속되며, 게이트 단자가 제 2 노드(Q22)에 접속된다. 제 2 노드(Q22)와 접지 단자(Vss) 사이에는 제 2 캐패시터(C22)가 접속된다. 전원 단자와 제 3 노드(Q23) 사이에는 제 3 및 제 4 PMOS 트랜지스터(P23 및 P24)가 접속되는데, 제 3 PMOS 트랜지스터 (P23)는 제 1 노드(Q21)의 전위에 따라 구동되고, 제 4 PMOS 트랜지스터 (P24)는 접지 단자(Vss)와 접속되어 항상 턴온 상태를 유지하게 된다. 제 3 노드 (Q23)와 접지 단자(Vss) 사이에는 제 7 및 제 8 NMOS 트랜지스터(N27 및 N28)가 접속되는데, 이들의 게이트 단자는 각각 제 2 노드(Q22)와 접속된다. 전원 단자와 제 3 노드(Q33) 사이에 제 3 캐패시터(C23)가 접속되고, 제 3 노드(Q23)와 접지 단자(Vss) 사이에는 제 9 내지 제 13 NMOS 트랜지스터(N29 내지 N33)가 접속되는데, 이들의 게이트 단자는 각각 제 1 노드(Q21)와 접속된다. 제 3 노드(Q23)의 전위는 제 1 내지 제 6 인버터(I21 내지 I26)를 통해 지연되어 리셋 신호(PURST)를 출력한다. 한편, 전원 단자와 제 1 노드(Q21) 사이에는 직렬로 접속된 다수의 PMOS 트랜지스터와 제 14 NMOS 트랜지스터(N34)가 접속되고, 제 15 NMOS 트랜지스터(N35)가 접속된다. 직렬로 접속된 다수의 PMOS 트랜지스터는 각각의 게이트 단자가 접지 단자(Vss)와 접속된다. 제 1 노드(Q21)와 접지 단자(Vss) 사이에는 제 1 캐패시터 (C21)가 접속된다.
상기와 같이 구성되는 파워 업 리셋 회로의 구동 방법을 설명하면 다음과 같다.
초기 상태에서 제 1 노드(Q21)는 로우 상태를 유지하고 있기 때문에 PMOS 트랜지스터의 문턱 전압(Vpn) 이상으로 전원 전압(Vcc)이 공급되면 제 1 및 제 3 PMOS 트랜지스터(P21 및 P23)는 턴온된다. 전원 전압(Vcc)은 턴온된 제 1 PMOS 트랜지스터(P21)와 제 2 PMOS 트랜지스터(P22)를 통해 제 2 노드(Q22)로 공급된다. 그러나, 전원 단자가 게이트와 접속되고 제 2 노드(Q22)와 접지 단자(Vss) 사이에 접속된 제 1 내지 제 5 NMOS 트랜지스터(N21 내지 N25)를 통해 제 2 노드(Q22)의 전위는 로우 상태를 유지하게 된다. 제 2 노드(Q22)가 로우 상태를 유지하므로 제 6 NMOS 트랜지스터(N26)가 턴오프되어 제 2 노드(Q22)는 로우 상태를 유지한다. 따라서, 제 2 노드(Q22)와 게이트가 접속되고 제 3 노드(Q23)와 접지 단자(Vss) 사이에 접속된 제 7 및 제 8 NMOS 트랜지스터(N27 및 N28)는 턴오프된다. 한편, 전원 전압(Vcc)은 턴온된 제 3 PMOS 트랜지스터(P23)와 제 4 PMOS 트랜지스터(P24)를 통해 제 3 노드(Q23)에 공급되고, 제 7 및 제 8 NMOS 트랜지스터(N27 및 N28)가 턴오프되어 있기 때문에 제 3 노드(Q23)는 하이 상태를 유지하게 된다. 그런데, 게이트 단자가 제 1 노드(Q21)와 접속되고, 제 3 노드(Q23)와 접지 단자(Vss) 사이에 접속된 제 9 내지 제 13 NMOS 트랜지스터(N29 내지 N33)가 로우 상태를 유지하고 있는 제 1 노드(Q21)의 전위에 의해 턴오프되어 있기 때문에 제 3 노드(Q23)는 하이 상태를 유지하게 된다. 하이 상태를 유지하는 제 3 노드(Q23)의 전위는 제 1 내지 제 6 인버터(I21 내지 I26)를 통해 소정 시간 지연되어 파워 업 리셋 신호(PURST)를 출력하여 칩을 리셋시킨다.
그런데, 점차적으로 상승되는 전원 전압(Vcc)은 직렬로 연결된 다수의 PMOS 트랜지스터와 제 1 캐패시터(C21)에 의해 소정 시간 지연되어 제 1 노드(Q21)로 공급되고, 이 전압에 의해 제 1 노드(Q21)의 전위는 상승하게 된다. 이로 인해 제 1 및 제 3 PMOS 트랜지스터(P21 및 P23)는 턴오프되어 전원 전압(Vcc)의 공급이 차단되고, 제 9 내지 제 13 NMOS 트랜지스터(N29 내지 N33)는 턴온되어 제 3 노드(Q33)의 전위를 로우 상태로 만든다. 이로써 제 1 내지 제 6 인버터(I21 내지 I26)를 통해 로우 상태의 신호가 출력되므로 리셋 동작을 정지시킨다.
도 1과 같이 구성 및 구동되는 리페어 퓨즈 셀 회로는 도 2와 같은 파워 업 리셋 회로와 딜레이 체인을 사용하여 일정한 딜레이에 의해 메인 퓨즈 셀의 데이터를 래치한다. 도 2의 파워 업 리셋 회로의 구동 방법에서 설명하였듯이 하이 상태의 리셋 신호를 출력한 후 수십개의 PMOS 트랜지스터를 통해 일정 시간 지연되어 공급된 전원 전압에 의해 제 1 PMOS 트랜지스터와 제 3 PMOS 트랜지스터를 턴오프시키고, 제 9 내지 제 13 NMOS 트랜지스터를 턴온시켜 리셋 신호를 로우 상태로 출력하여 리셋 동작을 정지시킨다. 그런데, 파워 업 리셋 회로는 전원 전압이 상승하는 시간에 많은 영향을 받게 되어 전원 전압이 수백 ms에서 수초가 될 만큼 아주 천천히 상승할 때에는 파워 업 리셋 회로가 동작되지 않아 제 1 및 제 3 PMOS 트랜지스터를 턴오프시키지 못하고, 제 9 내지 제 13 NMOS 트랜지스터를 턴온시키지 못해 하이 상태의 리셋 신호를 계속해서 출력하게 된다. 이 리셋 신호는 도 1에서 리페어 퓨즈 셀 회로의 입력으로서 퓨즈 셀에 직접적인 영향을 주게되어 퓨즈 셀의 데이터가 래치되지 못하고 잘못된 데이터를 출력하게 된다. 그리고 도 2의 파워 업 리셋 회로는 5V 제품군에서 사용하는 회로로서 저전압에서는 PMOS 트랜지스터의 문턱 전압 문제로 인해 사용하기 힘든 회로이다. 또한, 정상적으로 파워 업 리셋 회로가 동작되더라도 메인 퓨즈 셀 블럭의 퓨즈 셀 문턱 전압에 민감하게 반응하게 되어 퓨즈 셀의 문턱 전압이 높으면 래치되지 않는 경우가 발생할 수 있다.
따라서, 본 발명은 안정적으로 퓨즈 셀의 데이터를 래치할 수 있는 리페어 퓨즈 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 파워 업 리셋 신호에 의해 초기화되고, 각각 소거 퓨즈 셀로 구성된 제 1 내지 제 n 딜레이 퓨즈 회로와, 상기 제 n 딜레이 퓨즈 회로의 출력 신호의 반전 신호에 의해 구동되는 다수의 메인 퓨즈 회로로 이루어져 상기 제 n 딜레이 퓨즈 회로의 초기화된 출력 신호의 반전 신호는 상기 제 1 딜레이 퓨즈 회로의 입력 신호가 되고, 상기 제 1 딜레이 퓨즈 회로의 출력 신호는 상기 제 2 딜레이 퓨즈 회로의 입력 신호가 되어 상기 각각의 딜레이 퓨즈 회로의 상기 퓨즈 셀 데이터를 센싱하는 시간만큼 지연된 신호가 출력되는 것을 특징으로 한다.
한편, 상기 제 1 내지 제 n 리페어 퓨즈 회로 각각은 소거 퓨즈 셀과, 전원 단자 및 상기 소거 퓨즈 셀 사이에 접속되어 제 1 제어 신호에 따라 전원 전압 및 상기 소거 퓨즈 셀의 데이터를 선택적으로 출력하기 위한 제 1 스위칭 수단과, 상기 제 1 스위칭 수단의 출력 신호를 지연시키기 위한 지연 수단과, 상기 제 1 제어 신호 및 그 반전 신호에 따라 상기 지연 수단의 출력 신호를 전달하기 위한 전송 게이트와, 상기 전송 게이트를 통해 전달된 신호를 래치하기 위한 래치 수단과, 상기 래치 수단의 출력 단자와 접지 단자 사이에 접속되어 제 2 제어 신호에 따라 상기 출력 단자의 전위을 초기화시키기 위한 제 2 스위칭 수단을 포함하여 이루어진 것을 특징으로 한다.
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 리페어 퓨즈 회로의 블록도로서, 파워 업 리셋 신호(PURST)에 의해 초기화되며, 각각 소거된 퓨즈 셀로 구성된 제 1 내지 제 n 딜레이 퓨즈 회로(31 내지 3n)와 제 n 딜레이 퓨즈 회로(3n)의 출력 신호가 제 2 인버터(I22)를 통해 반전되어 입력되는 제 1 내지 제 n 메인 퓨즈 회로(41 내지 4n)로 구성된다. 제 n 딜레이 퓨즈 회로(3n)의 출력 신호는 제 1 인버터(I31)를 통해 반전되어 제 1 딜레이 퓨즈 회로(31)에 입력된다.
그럼, 상기와 같은 구성을 갖는 본 발명에 따른 리페어 퓨즈 회로의 상세 구성을 도 4의 제 1 딜레이 퓨즈 회로(31)를 예로 들어 설명하면 다음과 같다.
전원 단자와 제 1 노드(Q131) 사이에 제 1 제어 신호(DS0)에 따라 구동되는 제 1 PMOS 트랜지스터(P41)가 접속되고, 제 1 노드(Q11)와 소거 퓨즈 셀(301) 사이에 제 1 제어 신호(DS0)에 따라 구동되는 제 1 NMOS 트랜지스터(N41)가 접속되어 제 1 인버터(I41)가 구성된다. 제 2 및 제 3 인버터(I42 및 I43)는 제 1 노드(Q31)의 전위를 소정 시간 지연시키고, 제 1 제어 신호(DS0) 및 제 1 제어 신호(DS0)가 제 4 인버터(I44)를 통해 반전된 신호에 의해 구동되는 제 1 전송 게이트(M31)는 제 3 인버터(I43)의 출력 신호를 전달한다. 제 5 및 제 6 인버터(I45 및 I46)로 이루어진 래치 회로(302)는 제 1 전송 게이트(M31)를 통해 전달된 데이터를 래치한다. 또한, 래치 회로(302)의 출력 단자인 제 2 노드(Q32)와 접지 단자(Vss) 사이에 파워 업 리셋 신호(PURST)에 따라 구동되는 제 2 NMOS 트랜지스터(N42)가 접속된다.
한편, 메인 퓨즈 셀 회로(4n)는 딜레이 퓨즈 회로와 동일한 구성을 가지고 있지만 소거 퓨즈 셀이 아닌 퓨즈 셀(307)로 구성된다는 점이 다르다.
상기와 같이 구성되는 본 발명에 따른 리페어 퓨즈 회로의 구동 방법을 설명하면 다음과 같다.
먼저, 하이 상태의 파워 업 리셋 신호(PURST)에 의해 제 2, 제 4 및 제 6 NMOS 트랜지스터(N42, N44 및 N46)가 턴온되어 제 1 내지 제 n 딜레이 퓨즈 회로(31 내지 3n)의 각 출력 노드(Q32, Q34 및 Q36)의 전위는 로우 상태로 된다.
파워 업 리셋 신호(PURST)가 로우 상태로 반전된 후 로우 상태를 유지하는 제 n 딜레이 퓨즈 회로(3n)의 출력 신호인 제 n 제어 신호(DSn)는 제 1 인버터(I31)를 통해 하이 상태로 반전되어 제 1 딜레이 퓨즈 회로(31)를 구동시키는 제 1 제어 신호(DS0)가 된다. 한편, 제 n 제어 신호(3n)는 제 2 인버터(I32)를 통해 하이 상태로 반전되어 된다. 하이 상태의 제 1 제어 신호(DS0)에 의해 제 1 PMOS 트랜지스터(P41)는 턴오프되고, 제 1 NMOS 트랜지스터(N41)는 턴온되어 소거 퓨즈 셀(301)의 데이터가 제 1 노드(Q31)로 공급된다. 따라서, 제 1 노드(Q31)의 전위는 로우 상태를 유지한다. 로우 상태를 유지하는 제 1 노드(Q31)의 전위는 제 2 및 제 3 인버터(I42 및 I43)를 통해 소정 시간 지연된 후 제 1 제어 신호(DS0) 및 그의 반전 신호에 따라 구동되는 제 1 전송 게이트(M31)를 통해 제 1 래치 회로(302)로 전달된다. 제 1 래치 회로(302)는 전송 게이트(M31)를 통해 전달된 데이터를 래치하고, 제 5 인버터(I45)를 통해 하이 상태로 반전된 신호를 출력하므로 제 2 노드(Q32)는 하이 상태의 전위를 유지하며, 이 전위가 제 2 제어 신호(DS1)로 제 2 딜레이 퓨즈 회로(32)에 입력된다. 하이 상태의 제 2 제어 신호(DS1)를 입력한 제 2 딜레이 퓨즈 회로(32)는 제 1 딜레이 퓨즈 회로(32)와 동일한 동작을 수행한다.
한편, 제 2 인버터(I32)를 통해 하이 상태로 반전된 제 n 제어 신호(DSn)는 인에이블 신호(EN)로 메인 퓨즈 셀 회로(4n)로 입력된다. 따라서, 퓨즈 셀(307)의 데이터를 래치하며, 그 데이터를 출력 단자(OUT)로 출력한다.
제 2 딜레이 퓨즈 회로(32)와 그밖의 딜레이 퓨즈 회로들도 제 1 딜레이 퓨즈 회로(31)와 같은 동작을 수행하므로 제 n 딜레이 퓨즈 회로(3n)는 하이 상태의 제 n 제어 신호(DSn)를 출력한다. 하이 상태의 제 n 제어 신호(DSn)는 제 1 인버터(I31)를 통해 로우 상태로 반전되어 제 1 딜레이 퓨즈 회로(31)에 인가되고, 제 2 인버터(I32)를 통해 로우 상태로 반전되어 메인 셀 회로(4n)로 입력된다. 로우 상태로 입력된 제 1 제어 신호(DS0)에 의해 제 1 딜레이 퓨즈 회로(31)의 제 1 전송 게이트(M31)가 턴오프되기 때문에 소거 퓨즈 셀(301)의 데이터를 센싱하지 못하고 회로는 동작되지 않는다. 한편, 메인 퓨즈 회로(4n)도 이와 마찬가지로 퓨즈 셀(307)의 데이터를 센싱하지 못해 회로는 동작되지 않는다.
도 5는 본 발명에 따른 리페어 퓨즈 회로의 출력을 도시한 파형도로서, 전원 전압(Vcc)가 소정 전위로 상승하여 발생되는 파워 업 리셋 신호(PURST)에 의해 회로가 초기화된 후 제 1 내지 제 n 딜레이 퓨즈 회로가 소정의 시간이 지연된 하이 상태의 신호를 출력한다. 이때, 제 1 딜레이 퓨즈 회로가 하이 상태의 신호를 출력할 때 메인 퓨즈 셀 회로는 퓨즈 셀의 데이터를 센싱하여 출력하게 된다.
상술한 바와 같이 본 발명에 의하면 다수의 딜레이 퓨즈 회로를 연결함으로써 데이터를 래치할 때 마진을 확보할 수 있고, 안정되게 래치된 데이터를 출력할 수 있다.

Claims (4)

  1. 파워 업 리셋 신호에 의해 초기화되고, 각각 소거 퓨즈 셀로 구성된 제 1 내지 제 n 딜레이 퓨즈 회로와,
    상기 제 n 딜레이 퓨즈 회로의 출력 신호의 반전 신호에 의해 구동되는 다수의 메인 퓨즈 회로로 이루어져 상기 제 n 딜레이 퓨즈 회로의 초기화된 출력 신호의 반전 신호는 상기 제 1 딜레이 퓨즈 회로의 입력 신호가 되고, 상기 제 1 딜레이 퓨즈 회로의 출력 신호는 상기 제 2 딜레이 퓨즈 회로의 입력 신호가 되어 상기 각각의 딜레이 퓨즈 회로의 상기 퓨즈 셀 데이터를 센싱하는 시간만큼 지연된 신호가 출력되는 것을 특징으로 하는 리페어 퓨즈 회로.
  2. 제 1 항에 있어서, 상기 제 1 내지 제 n 리페어 퓨즈 회로 각각은 소거 퓨즈 셀과,
    전원 단자 및 상기 소거 퓨즈 셀 사이에 접속되어 제 1 제어 신호에 따라 전원 전압 및 상기 소거 퓨즈 셀의 데이터를 선택적으로 출력하기 위한 제 1 스위칭 수단과,
    상기 제 1 스위칭 수단의 출력 신호를 지연시키기 위한 지연 수단과,
    상기 제 1 제어 신호 및 그 반전 신호에 따라 상기 지연 수단의 출력 신호를 전달하기 위한 전송 게이트와,
    상기 전송 게이트를 통해 전달된 신호를 래치하기 위한 래치 수단과,
    상기 래치 수단의 출력 단자와 접지 단자 사이에 접속되어 제 2 제어 신호에 따라 상기 출력 단자의 전위을 초기화시키기 위한 제 2 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 리페어 퓨즈 회로.
  3. 제 2 항에 있어서, 상기 제 1 스위칭 수단은 상기 전원 단자와 출력 단자 사이에 접속되어 상기 제 1 제어 신호에 따라 구동되는 PMOS 트랜지스터와,
    상기 출력 단자와 상기 소거 퓨즈 셀 사이에 접속되어 상기 제 1 제어 신호에 따라 구동되는 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 리페어 퓨즈 회로.
  4. 제 2 항에 있어서, 상기 제 2 스위칭 수단은 파워 업 리셋 신호에 따라 구동되는 NMOS 트랜지스터인 것을 특징으로 하는 리페어 퓨즈 회로.
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