KR20040001984A

KR20040001984A - 펌핑 회로

Info

Publication number: KR20040001984A
Application number: KR1020020037321A
Authority: KR
Inventors: 김영주
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-06-29
Filing date: 2002-06-29
Publication date: 2004-01-07
Also published as: US20040000945A1; KR100465068B1; US6847250B2

Abstract

본 발명은 펌핑 회로에 관한 것으로, 입력 전압을 펌핑하기 위한 제 1 펌핑 블럭과, 상기 제 1 펌핑 블럭의 출력을 래치하기 위한 제 1 래치와, 상기 제 1 펌핑 블럭의 출력을 제어 신호에 따라 펌핑하기 위한 제 2 펌핑 블럭과, 상기 제 2 펌핑 블럭의 출력을 래치하기 위한 제 2 래치와, 상기 제어 신호에 따라 상기 제 1 및 제 2 래치의 출력을 선택적으로 출력하기 위한 스위칭 회로를 포함하여 이루어져, 각각 다른 레벨의 프로그램 전압과 프로그램 검증 전압을 펌핑함으로써 리플 및 활성 전류를 감소시킬 수 있어 프로그램 효율을 증가시킬 수 있는 펌핑 회로가 제시된다.

Description

펌핑 회로{Pumping circuit}

본 발명은 펌핑 회로에 관한 것으로, 특히 프로그램 검증 신호를 이용하여 각각 다른 레벨의 프로그램 전압과 프로그램 검증 전압을 펌핑함으로써 리플 및 활성 전류를 감소시킬 수 있는 펌핑 회로에 관한 것이다.

플래쉬 메모리 소자는 선택된 셀의 워드라인, 드레인 및 소오스, 그리고 기판에 인가되는 전압에 따라 프로그램, 소거 및 독출 동작을 수행하게 된다. 이러한 플래쉬 메모리 셀의 프로그램 동작을 실시하기 위해서는 펌핑 회로 및 레귤레이션 회로를 이용하여 전원 전압보다 높은 약 9V의 펌핑 전압을 생성하고, 이를 선택된 셀의 워드라인에 인가해야 한다. 도 1(a)는 플래쉬 메모리 셀을 프로그램하기 위해 일반적으로 사용되는 펌핑 회로도로서, 그 구성을 설명하면 다음과 같다.

전원 단자(VDD)와 제 1 노드(Q11) 사이에 인에이블 신호(EN)에 따라 구동되는 제 1 NMOS 트랜지스터(N11)가 접속된다. 제 1 노드(Q11)와 제 2 노드(Q12) 사이에 제 2 NMOS 트랜지스터(N12)가 다이오드 접속되고, 제 2 노드(Q12)와 제 3 노드(Q13) 사이에 제 3 NMOS 트랜지스터(N13)가 다이오드 접속된다. 제 3 노드(Q13)와 제 4 노드(Q14) 사이에 제 4 NMOS 트랜지스터(N14)가 다이오드 접속되고, 제 4 노드(Q14)와 출력 단자(VPPI) 사이에 제 5 NMOS 트랜지스터(N15)가 다이오드 접속된다. 또한, 각 노드(Q11 내지 Q14) 및 출력 단자(VPPI)에는 제 1 및 제2 클럭 신호(CLK1 및 CLK2)에 의해 충전되는 제 1 내지 제 5 캐패시터(C11 내지 C15)가 각각 접속된다. 즉, 제 1 노드(Q11), 제 3 노드(Q13) 및 출력 단자(VPPI)에는 제 1 클럭 신호(CLK1)에 의해 충전되는 제 1, 제 3 및 제 5 캐패시터(C11, C13 및 C15)가 각각 접속되고, 제 2 및 제 4 노드(Q12 및 Q14)에는 제 2 클럭 신호(CLK2)에 의해 충전되는 제 2 및 제 4 캐패시터(C12 및 C14)가 각각 접속된다.

상기와 같이 구성되는 일반적인 펌핑 회로의 구동 방법을 도 1(b)에 도시된 동작 파형도를 이용하여 설명하면 다음과 같다.

인에이블 신호(EN)가 하이 상태로 인가되면 제 1 NMOS 트랜지스터(N11)가 턴온되어 전원 전압(VDD)이 공급되고, 서로 반대 위상을 갖는 제 1 및 제 2 클럭 신호(CLK1 및 CLK2)가 각각 제 1 내지 제 5 캐패시터(C11 내지 C15)를 충전시켜 각각의 노드의 전위를 상승시킨다. 즉, 제 1 클럭 신호(CLK1)에 의해 제 1, 제 3 및 제 5 캐패시터(C11, C13 및 C15)가 충전되어 제 1 및 제 3 노드(Q11 및 Q13)와 출력 단자(VPPI)를 소정 전위로 상승시킨다. 그리고, 제 2 클럭 신호(CLK2)에 의해 제 2 및 제 4 캐패시터(C12 및 C14)가 충전되어 제 2 및 제 4 노드(Q12 및 Q14)를 소정 전위로 상승시킨다. 이와 같이 상승된 노드의 전위는 다이오드 접속된 제 2 내지 제 5 NMOS 트랜지스터(N12 내지 N15)를 통해 다음단으로 전달되고, 최종적으로 출력 단자(VPPI)는 소정의 전위를 유지하게 되는데, 그 전위는 전원 전압(VDD)과 캐패시터의 수 및 그의 용량에 따라 결정된다.

그런데, 플래쉬 메모리 셀을 프로그램하기 위해서는 프로그램 검증을 실시하여 선택된 셀이 프로그램되었는지를 확인한 후 그 결과에 따라 프로그램을 재실시한다. 이러한 프로그램 및 프로그램 검증은 설정된 횟수만큼 반복하여 실시한다. 이때 프로그램 검증을 위해서는 약 6V의 프로그램 검증 전압을 셀의 워드라인에 인가해야 하는데, 프로그램 검증 전압은 상기와 같이 구성되는 펌핑 회로에서 생성되는 9V 정도의 펌핑 전압을 레귤레이션 회로의 레귤레이션 레벨을 변화시켜 생성한다. 따라서, 프로그램 전압을 생성하는 펌핑 회로를 이용하여 펌핑 전압을 프로그램 검증 레벨로 레귤레이션해야 하기 때문에 많은 리플이 발생할 수 있으며, 활성 전류(active current)가 증가하게 된다. 도 2는 프로그램 전압을 생성하는 펌핑 회로를 이용하여 프로그램 검증 전압을 레귤레이션할 경우 발생되는 리플을 나타낸 그래프이다. 이러한 프로그램 검증에서의 리플은 셀의 프로그램 성공 또는 실패를 판단하는데 혼란을 야기할 수 있고, 최악의 경우 프로그램 검증 결과 실패된 셀을 성공으로 판단하는 오동작을 유발하는 문제점을 발생시키게 된다.

본 발명의 목적은 프로그램시와 프로그램 검증시에 펌핑 캐패시터의 사용 단 및 펌핑 캐패시터의 수를 다르게 하여 서로 다른 펌핑 전압을 생성함으로써 리플 및 활성 전류를 감소시킬 수 있는 펌핑 회로를 제공하는데 있다.

본 발명의 다른 목적은 프로그램 검증 신호를 이용하여 프로그램 전압 및 프로그램 검증 전압을 생성함으로써 리플 및 활성 전류를 감소시킬 수 있는 펌핑 회로를 제공하는데 있다.

`도 1(a) 및 도 1(b)는 일반적인 펌핑 회로도 및 그 동작 파형도.

도 2는 일반적인 펌핑 회로의 펌핑 전압을 레귤레이션하여 프로그램 검증에 이용할 경우 발생되는 리플을 나타낸 그래프.

도 3은 본 발명에 따른 펌핑 회로도.

도 4는 본 발명에 따른 펌핑 회로에서 제 3 및 제 4 클럭 신호를 생성하기 위한 클럭 발생기의 회로도.

도 5는 본 발명에 따른 펌핑 회로의 동작 파형도.

도 6는 본 발명에 따른 펌핑 회로의 스위칭 회로도.

도 7은 본 발명에 따른 펌핑 회로의 시뮬레이션 결과 파형도.

<도면의 주요 부분에 대한 부호의 설명>

21 : 제 1 고전압 래치22 : 제 2 고전압 래치

23 : 스위칭 회로

본 발명에 따른 펌핑 회로는 입력 전압을 펌핑하기 위한 제 1 펌핑 블럭과, 상기 제 1 펌핑 블럭의 출력을 래치하기 위한 제 1 래치와, 상기 제 1 펌핑 블럭의 출력을 제어 신호에 따라 펌핑하기 위한 제 2 펌핑 블럭과, 상기 제 2 펌핑 블럭의 출력을 래치하기 위한 제 2 래치와, 상기 제어 신호에 따라 상기 제 1 및 제 2 래치의 출력을 선택적으로 출력하기 위한 스위칭 회로를 포함하여 이루어진 것을 특징으로 한다.

또한, 본 발명에 따른 펌핑 회로는 다수의 다이오드와 상기 다이오드 사이에 각각 접속되는 다수의 캐패시터로 이루어지며, 상기 다수의 캐패시터는 서로 반대의 위상을 갖는 다수의 클럭 신호에 의해 충전되어 입력 전압을 펌핑하여 프로그램 검증 전압을 생성하기 위한 제 1 펌핑 블럭과, 상기 제 1 펌핑 블럭으로부터 생성된 상기 프로그램 검증 전압을 래치하기 위한 제 1 래치와, 다수의 다이오드와 상기 다이오드 사이에 각각 접속되는 다수의 캐패시터로 이루어지며, 상기 다수의 캐패시터는 프로그램 검증 신호의 반전 신호에 따라 발생되어 서로 다른 위상을 갖는 다수의 클럭 신호에 따라 충전되어 상기 제 1 펌핑 블럭의 출력을 펌핑하여 프로그램 전압을 생성하기 위한 제 2 펌핑 블럭과, 상기 제 2 펌핑 블럭으로부터 생성된 상기 프로그램 전압을 래치하기 위한 제 2 래치와, 상기 프로그램 검증 신호의 반전 신호에 따라 상기 제 1 및 제 2 래치의 출력을 선택적으로 출력하기 위한 스위칭 회로를 포함하여 이루어진 것을 특징으로 한다.

한편, 본 발명에 따른 펌핑 회로는 서로 반대의 위상을 갖는 제 1 및 제 2클럭 신호를 발생시키기 위한 제 1 및 제 2 클럭 발생기와, 상기 제 1 클럭 신호와 프로그램 검증 신호의 반전 신호를 논리 조합하여 제 3 클럭 신호를 발생시키기 위한 제 3 클럭 발생기와, 상기 제 2 클럭 신호와 상기 프로그램 검증 신호의 반전 신호를 논리 조합하여 제 4 클럭 신호를 발생시키기 위한 제 4 클럭 발생기와, 인에이블 신호에 따라 입력 노드에 전원 전압을 공급하기 위한 스위치와, 상기 입력 노드와 출력 노드 사이의 각 노드 사이에 접속되어 이전 노드의 전위를 다음 노드로 전달하기 위한 다수의 다이오드와, 상기 다수의 다이오드 사이에 각각 접속되며, 상기 제 1 내지 제 4 클럭 신호에 의해 충전되어 상기 각 노드의 전위를 상승시키기 위한 다수의 캐패시터와, 상기 제 1 및 제 2 클럭 신호에 따라 충전된 캐패시터에 의해 프로그램 검증 전압으로 상승된 전위를 유지하는 소정 노드의 전압을 래치시키기 위한 제 1 래치와, 상기 제 1 내지 제 4 클럭 신호에 따라 충전된 캐패시터에 의해 프로그램 전압으로 상승된 전위를 유지하는 출력 노드의 전압을 래치시키기 위한 제 2 래치와, 상기 제 1 래치 및 제 2 래치에 각각 래치된 전압을 상기 프로그램 검증 신호의 반전 신호에 따라 선택적으로 출력하기 위한 스위칭 회로를 포함하여 이루어진 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 이 기술 분야에서 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 도면상에서 동일 부호는 동일 요소를 지칭한다.

도 3은 본 발명에 따른 펌핑 회로의 회로도로서, 그 구성을 설명하면 다음과 같다.

전원 단자(VDD)와 제 1 노드(Q21) 사이에 인에이블 신호(EN)에 따라 구동되는 제 1 NMOS 트랜지스터(N21)가 접속된다. 제 1 노드(Q21)와 제 2 노드(Q22) 사이에 제 2 NMOS 트랜지스터(N12)가 다이오드 접속되고, 제 2 노드(Q22)와 제 3 노드(Q23) 사이에 제 3 NMOS 트랜지스터(N23)가 다이오드 접속된다. 제 3 노드(Q23)와 제 4 노드(Q24) 사이에 제 4 NMOS 트랜지스터(N24)가 다이오드 접속되고, 제 4 노드(Q24)와 제 5 노드(Q25) 사이에 제 5 NMOS 트랜지스터(N25)가 다이오드 접속된다. 그리고, 제 1 노드(Q21) 및 제 3 노드(Q23)에는 제 1 클럭 발생기로부터의 제 1 클럭 신호(CLK1)에 의해 충전되는 제 1 및 제 3 캐패시터(C21 및 C23)가 각각 접속되고, 제 2 노드(Q12)에는 제 2 클럭 발생기로부터의 제 2 클럭 신호(CLK2)에 의해 충전되는 제 2 캐패시터(C22)가 접속된다. 또한, 제 4 노드(Q24)에는 도 4(a)에 도시된 바와 같은 제 3 클럭 발생기로부터의 제 3 클럭 신호(CLK3)에 따라 충전되는 제 4 캐패시터(C24)가 접속되고, 제 5 노드(Q25)에는 도 4(b)에 도시된 바와 같은 제 4 클럭 발생기로부터의 제 4 클럭 신호(CLK4)에 의해 충전되는 제 5 캐패시터(C25)가 접속된다. 여기서, 제 3 클럭 발생기는 도 4(a)에 도시된 바와 같이 제 1 클럭 신호(CLK1)와 검증 신호가 반전된 검증 바 신호(VERIFY_b)를 논리 조합하는 제 1 NAND 게이트(31)와 제 1 NAND 게이트(31)의출력을 반전시키는 제 1 인버터(I31)로 구성된다. 그리고, 제 4 클럭 발생기는 도 4(b)에 도시된 바와 같이 제 2 클럭 신호(CLK2)와 검증 신호가 반전된 검증 바 신호(VERIFY_b)를 논리 조합하는 제 2 NAND 게이트(32)와 제 2 NAND 게이트(32)의 출력을 반전시키는 제 2 인버터(I32)로 구성된다. 제 3 노드(Q23)의 전위는 프로그램 검증 동작에 따라 검증 바 신호(VERIFY_b)가 로우 상태로 인가될 때 제 1 고전압 래치(21)에 래치되고, 스위칭 회로(21)을 통해 출력된다. 그리고, 제 5 노드(Q25)의 전위는 프로그램 동작에 따라 검증 바 신호(VERIFY_b)가 하이 상태로 인가될 때 제 2 고전압 래치(22)에 래치되고, 스위칭 회로(23)을 통해 출력된다.

상기와 같이 구성되는 본 발명에 따른 펌핑 회로의 구동 방법을 도 6에 도시된 동작 파형도를 이용하여 설명하면 다음과 같다.

먼저, 인에이블 신호(EN)가 하이 상태로 인가되고, 검증 바 신호(VERIFY_b)가 로우 상태로 인가되어 프로그램 검증 전압을 펌핑할 경우의 동작을 설명하면 다음과 같다. 인에이블 신호(EN)가 하이 상태로 인가되면 제 1 NMOS 트랜지스터(N21)가 턴온되어 전원 전압(VDD)이 공급된다. 그리고, 서로 반대 위상을 갖는 제 1 및 제 2 클럭 신호(CLK1 및 CLK2)가 각각 제 1 내지 제 3 캐패시터(C21 내지 C23)를 충전시켜 제 1 내지 제 3 노드(Q21 내지 Q23)의 전위를 상승시킨다. 한편, 검증 바 신호(VERIFY_b)가 로우 상태로 인가되기 때문에 도 4(a) 및 도 4(b)에 도시된 바와 같이 검증 바 신호(VERIFY_b)와 제 1 클럭 신호(CLK1) 및 제 2 클럭 신호(CLK2)를 각각 논리 조합하고 반전시키는 NAND 게이트(31 및 32)와 인버터(I31 및 I32)에 의해 제 3 클럭 신호(CLK3)와 제 4 클럭 신호(CLK4)는 로우 상태로 인가된다. 따라서, 제 4 및 제 5 캐패시터(C24 및 C25)는 충전되지 못하여 제 4 및 제 5 노드(Q24 및 Q25)의 전위를 변화시키지 못한다. 제 1 내지 제 3 캐패시터(C21 내지 C23)에 의해 소정 전위로 상승된 노드의 전위는 다이오드 접속된 제 2 및 제 3 NMOS 트랜지스터(N22 및 N23)를 통해 다음 노드로 전달되고, 제 3 노드(Q23)의 전위는 제 1 고전압 래치(21)에 래치된다.

다음, 인에이블 신호(EN)가 하이 상태로 인가되고, 검증 바 신호(VERIFY_b)가 하이 상태로 인가되어 프로그램 전압을 펌핑할 경우의 동작을 설명하면 다음과 같다. 인에이블 신호(EN)가 하이 상태로 인가되면 제 1 NMOS 트랜지스터(N21)가 턴온되어 전원 전압(VDD)이 공급된다. 그리고, 서로 반대 위상을 갖는 제 1 및 제 2 클럭 신호(CLK1 및 CLK2)가 각각 제 1 내지 제 3 캐패시터(C21 내지 C23)를 충전시켜 제 1 내지 제 3 노드(Q21 내지 Q23)의 전위를 상승시킨다. 또한, 검증 바 신호(VERIFY_b)가 하이 상태로 인가되기 때문에 도 4(a) 및 도 4(b)에 도시된 바와 같은 NAND 게이트(31 및 32) 및 인버터(I31 및 I32)에 의해 제 3 클럭 신호(CLK3)는 제 1 클럭 신호(CLK1)와 동일한 위상으로 입력되고, 제 4 클럭 신호(CLK4)는 제 2 클럭 신호(CLK2)와 동일한 위상으로 입력되어 제 4 및 제 5 캐패시터(C24 및 C25)를 각각 충전시키고, 이에 의해 제 4 및 제 5 노드(Q24 및 Q25)는 소정 전위로 상승된다. 이렇게 상승된 각각의 노드의 전위는 다이오드 접속된 제 2 내지 제 5 NMOS 트랜지스터(N22 내지 N25)를 통해 다음 노드로 전달되고, 제 2 고전압 래치(22)에 래치된다.

제 1 고전압 래치(21)에 래치된 프로그램 검증을 위한 제 1 펌핑 전압(VPPI_HALF)과 제 2 고전압 래치(22)에 래치된 프로그램을 위한 제 2 펌핑 전압(VPPI_FULL)은 검증 바 신호(VERIFY_b)에 의해 구동되는 스위칭 회로(23)에 의해 스위칭되어 출력 단자(VPPI)로 출력된다.

도 6은 본 발명에 따른 펌핑 회로를 구성하는 스위칭 회로의 회로도로서, 그 구성을 설명하면 다음과 같다.

프로그램 검증을 위한 제 1 펌핑 전압(VPPI_HALF) 출력 단자와 제 1 노드(Q41) 사이에 제 2 노드(Q42)의 전위에 따라 구동되는 제 1 PMOS 트랜지스터(P41)가 접속된다. 제 1 노드(Q41)와 접지 단자(Vss) 사이에 검증 바 신호(VERIFY_b)가 제 1 인버터(I41)를 통해 반전된 신호에 따라 구동되는 제 1 NMOS 트랜지스터(N41)가 접속된다. 프로그램 검증을 위한 제 1 펌핑 전압(VPPI_HALF) 출력 단자와 제 2 노드(Q42) 사이에 제 1 노드(Q41)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P42)가 접속된다. 제 2 노드(Q42)와 접지 단자(Vss) 사이에 검증 바 신호(VERIFY_b)가 제 1 및 제 2 인버터(I41 및 I42)를 통해 지연된 신호에 의해 구동되는 제 2 NMOS 트랜지스터(N42)가 접속된다. 프로그램을 위한 제 2 펌핑 전압(VPPI_FULL) 출력 단자와 제 3 노드(Q43) 사이에 제 4 노드(Q44)의 전위에 따라 구동되는 제 3 PMOS 트랜지스터(P43)가 접속되고, 제 3 노드(Q43)와 접지 단자(Vss) 사이에 제 2 노드(Q42)의 전위에 따라 구동되는 제 3 NMOS 트랜지스터(N43)가 접속된다. 프로그램을 위한 제 2 펌핑 전압(VPPI_FULL) 출력 단자와 제 4 노드(Q44) 사이에 제 3 노드(Q43)의 전위에 따라 구동되는 제 4 PMOS 트랜지스터(P44)가 접속되고, 제 4 노드(Q44)와 접지 단자(Vss) 사이에 검증 바 신호(VERIFY_b)에 따라 구동되는 제 4 NMOS 트랜지스터(N44)가 접속된다. 프로그램을 위한 제 2 펌핑 전압(VPPI_FULL) 출력 단자와 출력 단자(VPPI) 사이에 제 4 노드(Q44)의 전위에 따라 구동되는 제 5 PMOS 트랜지스터(P45)가 접속된다. 제 5 노드(Q45)와 접지 단자(Vss) 사이에 제 2 노드(Q42)의 전위에 따라 구동되는 제 5 NMOS 트랜지스터(N45)가 접속되며, 제 5 노드(Q45)와 출력 단자(VPPI) 사이에 제 2 노드(Q42)의 전위에 따라 구동되는 제 6 PMOS 트랜지스터(P46)가 접속된다. 프로그램 검증을 위한 제 1 펌핑 전압(VPPI_HALF) 출력 단자와 출력 단자(VPPI) 사이에 게이트 단자가 접지 단자(Vss)에 접속되어 턴온 상태를 유지하는 제 7 PMOS 트랜지스터(P47)와 제 5 노드(Q45)의 전위에 따라 구동되는 제 8 PMOS 트랜지스터(P48)가 직렬 접속된다.

상기와 같이 구성되는 스위칭 회로의 구동 방법을 설명하면 다음과 같다.

프로그램 검증을 실시하기 위해 검증 바 신호(VERIFY_b)가 로우 상태로 인가되면 제 4 NMOS 트랜지스터(N42)를 턴오프시키고, 제 1 인버터(I41)를 통해 하이 상태로 반전되어 제 1 NMOS 트랜지스터(N41)를 턴온시키며, 제 2 인버터(I42)를 통해 로우 상태로 재반전되어 제 2 NMOS 트랜지스터(N42)를 턴오프시킨다. 제 1 NMOS 트랜지스터(N41)가 턴온되기 때문에 제 1 노드(Q41)는 로우 상태의 유지하게 된다. 로우 상태를 유지하는 제 1 노드(Q41)의 전위에 의해 제 2 PMOS 트랜지스터(P42)가턴온되어 프로그램 검증을 위한 제 1 펌핑 전압(VPPI_HALF)이 제 2 노드(Q42)로 공급된다. 따라서, 제 2 노드(Q42)는 하이 상태를 유지하게 되고, 이 전위에 의해 제 1 PMOS 트랜지스터(P41)는 턴오프된다. 하이 상태를 유지하는 제 2 노드(Q42)의 전위에 의해 제 3 NMOS 트랜지스터(N43)가 턴온되어 제 3 노드(Q43)는 로우 상태를 유지하게 된다. 로우 상태를 유지하는 제 3 노드(Q43)의 전위에 의해 제 4 PMOS 트랜지스터(P44)가 턴온되어 프로그램을 위한 제 2 펌핑 전압(VPPI_FULL)이 제 4 노드(Q44)로 공급된다. 따라서, 제 4 노드(Q44)는 하이 상태를 유지하게 되고, 이 전위에 의해 제 3 및 제 5 PMOS 트랜지스터(P43 및 P45)가 턴오프된다. 제 5 PMOS 트랜지스터(P45)가 턴오프되기 때문에 프로그램을 위한 제 2 펌핑 전압(VPPI_FULL)이 출력 단자(VPPI)로 출력되지 못한다. 한편, 하이 상태를 유지하는 제 2 노드(Q42)의 전위에 의해 제 5 NMOS 트랜지스터(N45)는 턴온되고, 제 6 PMOS 트랜지스터(P46)는 턴오프된다. 이에 따라 제 5 노드(Q45)는 로우 상태를 유지하게 되고, 이 전위에 의해 제 8 PMOS 트랜지스터(P48)가 턴온된다. 따라서, 턴온 상태를 유지하는 제 7 PMOS 트랜지스터(P47) 및 제 8 PMOS 트랜지스터(P48)를 통해 프로그램 검증을 위한 제 1 펌핑 전압(VPPI_HALF)이 출력 단자(VPPI)로 출력된다.

프로그램을 실시하기 위해 검증 바 신호(VERIFY_b)가 하이 상태로 인가되면 제 4 NMOS 트랜지스터(N42)를 턴온시키고, 제 1 인버터(I41)를 통해 로우 상태로 반전되어 제 1 NMOS 트랜지스터(N41)를 턴오프시키며, 제 2 인버터(I42)를 통해 하이 상태로 재반전되어 제 2 NMOS 트랜지스터(N42)를 턴온시킨다. 제 2 NMOS 트랜지스터(N42)가 턴온되기 때문에 제 2 노드(Q42)는 로우 상태를 유지하게 된다. 로우상태를 유지하는 제 2 노드(Q42)의 전위에 의해 제 1 PMOS 트랜지스터(P41)가 턴온되어 프로그램 검증을 위한 제 1 펌핑 전압(VPPI_HALF)이 제 1 노드(Q41)로 공급된다. 따라서, 제 1 노드(Q41)는 하이 상태를 유지하게 되고, 이 전위에 의해 제 2 PMOS 트랜지스터(P42)는 턴오프된다. 로우 상태를 유지하는 제 2 노드(Q42)의 전위에 의해 제 3 및 제 5 NMOS 트랜지스터(N43 및 N45)가 턴오프되고, 제 6 PMOS 트랜지스터(P46)가 턴온된다. 따라서, 제 5 노드(Q45)는 출력 단자(VPPI)의 전위를 유지하게 되고, 이에 의해 제 8 PMOS 트랜지스터(P48)가 턴오프되기 때문에 프로그램 검증을 위한 제 1 펌핑 전압(VPPI_HALF)이 출력 단자(VPPI)로 출력되지 못한다. 한편, 하이 상태로 인가되는 검증 바 신호(VERIFY_b)에 의해 제 4 NMOS 트랜지스터(N44)가 턴온되고, 이에 의해 제 4 노드(Q44)는 로우 상태를 유지하게 된다. 로우 상태를 유지하는 제 4 노드(Q44)의 전위에 의해 제 3 및 제 5 PMOS 트랜지스터(P43 및 P45)가 턴온된다. 따라서, 턴온된 제 5 PMOS 트랜지스터(P45)를 통해 프로그램을 위한 제 2 펌핑 전압(VPPI_FULL)이 출력 단자(VPPI)로 출력된다.

도 7은 본 발명에 따른 펌핑 회로를 이용하여 프로그램 전압 및 프로그램 검증 전압을 생성할 때를 나타낸 시뮬레이션 결과 파형도로서, 저전압 소자의 시뮬레이션 조건중 가장 열악한 경우인 3.7V의 전원 전압에서 시뮬레이션한 결과를 나타낸 것이다. 그래프에서 A는 프로그램 및 프로그램 검증을 위한 펌핑 전압을 나타낸 것이고, B는 이 경우에 발생되는 리플을 나타낸 것이다. 또한, C는 프로그램 신호에 따른 파형을 나타낸 것이고, D는 전원 전압을 나타낸 것이다. 도시된 바와 같이전원 전압(D)이 인가되고 프로그램 신호(C)가 인가되어 약 9V 정도 프로그램 전압을 펌핑한 후 약 6V 정도의 프로그램 검증 전압을 펌핑하여도 리플(B)의 발생이 도 2에 도시된 종래의 회로에 비해 현저하게 감소하게 됨을 알 수 있다.

상술한 바와 같이 본 발명에 의하면 프로그램 검증 신호를 이용하여 각각 다른 레벨의 프로그램 전압과 프로그램 검증 전압을 펌핑함으로써 리플을 감소시킬 수 있을 뿐만 아니라 활성 전류를 감소시킬 수 있어 프로그램 효율을 향상시킬 수 있다.

Claims

입력 전압을 펌핑하기 위한 제 1 펌핑 블럭;

상기 제 1 펌핑 블럭의 출력을 래치하기 위한 제 1 래치;

상기 제 1 펌핑 블럭의 출력을 제어 신호에 따라 펌핑하기 위한 제 2 펌핑 블럭;

상기 제 2 펌핑 블럭의 출력을 래치하기 위한 제 2 래치; 및

상기 제어 신호에 따라 상기 제 1 및 제 2 래치의 출력을 선택적으로 출력하기 위한 스위칭 회로를 포함하여 이루어진 것을 특징으로 하는 펌핑 회로.
제 1 항에 있어서, 상기 제 1 펌핑 블럭은 이전단의 전압을 다음단으로 전달하기 위한 다수의 다이오드; 및

상기 다이오드 사이에 각각 접속되며, 서로 반대의 위상을 갖는 제 1 및 제 2 클럭 신호에 따라 충전되는 다수의 캐패시터를 포함하여 이루어진 것을 특징으로 하는 펌핑 회로.
제 1 항에 있어서, 상기 제 2 펌핑 블럭은 이전단의 전압을 다음단으로 전달하기 위한 다수의 다이오드; 및

상기 다이오드 사이에 각각 접속되며, 상기 제어 신호와 상기 제 1 및 제 2 클럭 신호가 각각 논리 조합되어 발생된 제 3 및 제 4 클럭 신호에 따라 충전되는 다수의 캐패시터를 포함하여 이루어진 것을 특징으로 하는 펌핑 회로.
제 1 항에 있어서, 상기 스위칭 회로는 상기 제어 신호 및 그 반전 신호에 따라 상기 제 1 래치의 출력 또는 접지 전압을 출력하기 위한 제 1 스위칭 수단;

상기 제어 신호 및 상기 제 1 스위칭 수단의 출력에 따라 상기 제 2 래치의 출력을 출력 단자로 출력하기 위한 제 2 스위칭 수단; 및

상기 제 1 스위칭 수단의 출력에 따라 상기 제 1 래치의 출력을 상기 출력 단자로 출력하기 위한 제 3 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 펌핑 회로.
다수의 다이오드와 상기 다이오드 사이에 각각 접속되는 다수의 캐패시터로 이루어지며, 상기 다수의 캐패시터는 서로 반대의 위상을 갖는 다수의 클럭 신호에 의해 충전되어 입력 전압을 펌핑하여 프로그램 검증 전압을 생성하기 위한 제 1 펌핑 블럭;

상기 제 1 펌핑 블럭으로부터 생성된 상기 프로그램 검증 전압을 래치하기 위한 제 1 래치;

다수의 다이오드와 상기 다이오드 사이에 각각 접속되는 다수의 캐패시터로 이루어지며, 상기 다수의 캐패시터는 프로그램 검증 신호의 반전 신호에 따라 발생되어 서로 다른 위상을 갖는 다수의 클럭 신호에 따라 충전되어 상기 제 1 펌핑 블럭의 출력을 펌핑하여 프로그램 전압을 생성하기 위한 제 2 펌핑 블럭;

상기 제 2 펌핑 블럭으로부터 생성된 상기 프로그램 전압을 래치하기 위한 제 2 래치; 및

상기 프로그램 검증 신호의 반전 신호에 따라 상기 제 1 및 제 2 래치의 출력을 선택적으로 출력하기 위한 스위칭 회로를 포함하여 이루어진 것을 특징으로 하는 펌핑 회로.
서로 반대의 위상을 갖는 제 1 및 제 2 클럭 신호를 발생시키기 위한 제 1 및 제 2 클럭 발생기;

상기 제 1 클럭 신호와 프로그램 검증 신호의 반전 신호를 논리 조합하여 제 3 클럭 신호를 발생시키기 위한 제 3 클럭 발생기;

상기 제 2 클럭 신호와 상기 프로그램 검증 신호의 반전 신호를 논리 조합하여 제 4 클럭 신호를 발생시키기 위한 제 4 클럭 발생기;

상기 입력 노드와 출력 노드 사이의 각 노드 사이에 접속되어 이전 노드의 전위를 다음 노드로 전달하기 위한 다수의 다이오드;

상기 다수의 다이오드 사이에 각각 접속되며, 상기 제 1 내지 제 4 클럭 신호에 의해 충전되어 상기 각 노드의 전위를 상승시키기 위한 다수의 캐패시터;

상기 제 1 및 제 2 클럭 신호에 따라 충전된 캐패시터에 의해 프로그램 검증 전압으로 상승된 전위를 유지하는 소정 노드의 전압을 래치시키기 위한 제 1 래치;

상기 제 1 내지 제 4 클럭 신호에 따라 충전된 캐패시터에 의해 프로그램 전압으로 상승된 전위를 유지하는 출력 노드의 전압을 래치시키기 위한 제 2 래치; 및

상기 제 1 래치 및 제 2 래치에 각각 래치된 전압을 상기 프로그램 검증 신호의 반전 신호에 따라 선택적으로 출력하기 위한 스위칭 회로를 포함하여 이루어진 것을 특징으로 하는 펌핑 회로.
제 6 항에 있어서, 상기 제 3 클럭 발생기는 상기 프로그램 검증 신호의 반전 신호와 상기 제 1 클럭 신호를 논리 조합하기 위한 NAND 게이트; 및

상기 NAND 게이트의 출력을 반전시키기 위한 인버터를 포함하여 이루어진 것을 특징으로 하는 펌핑 회로.
제 6 항에 있어서, 상기 제 4 클럭 발생기는 상기 프로그램 검증 신호의 반전 신호와 상기 제 2 클럭 신호를 논리 조합하기 위한 NAND 게이트; 및

상기 NAND 게이트의 출력을 반전시키기 위한 인버터를 포함하여 이루어진 것을 특징으로 하는 펌핑 회로.
제 6 항에 있어서, 상기 스위칭 회로는 상기 프로그램 검증 신호 및 그 반전 신호에 따라 상기 프로그램 검증 전압 또는 접지 전압을 출력하기 위한 제 1 스위칭 수단;

상기 프로그램 검증 신호의 반전 신호 및 상기 제 1 스위칭 수단의 출력에 따라 상기 프로그램 전압을 출력 단자로 출력하기 위한 제 2 스위칭 수단; 및

상기 제 1 스위칭 수단의 출력에 따라 상기 프로그램 검증 전압 상기 출력 단자로 출력하기 위한 제 3 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 펌핑 회로.