JPH07321293A - 電源選択回路 - Google Patents
電源選択回路Info
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- JPH07321293A JPH07321293A JP6982995A JP6982995A JPH07321293A JP H07321293 A JPH07321293 A JP H07321293A JP 6982995 A JP6982995 A JP 6982995A JP 6982995 A JP6982995 A JP 6982995A JP H07321293 A JPH07321293 A JP H07321293A
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Abstract
(57)【要約】
【目的】 第一の電源と第二の電源とを切り換えるとき
に、第二の電源電位を検知する必要がなく、かつ、貫通
電流を流す必要がない電源選択回路を提供する。 【構成】 入力端子１０１を、ＰチャンネルＭＯＳ型電
界効果トランジスタ１０４のソースと、ＰチャンネルＭ
ＯＳ型電界効果トランジスタ１０５のゲートとに接続
し、入力端子１０２を、ＰチャンネルＭＯＳ型電界効果
トランジスタ１０５のソースと、ＰチャンネルＭＯＳ型
電界効果トランジスタ１０４のゲートとに接続した。さ
らに、出力端子１０３を、ＰチャンネルＭＯＳ型電界効
果トランジスタ１０４のドレインと、ＰチャンネルＭＯ
Ｓ型電界効果トランジスタ１０５のドレインとに接続し
た。
に、第二の電源電位を検知する必要がなく、かつ、貫通
電流を流す必要がない電源選択回路を提供する。 【構成】 入力端子１０１を、ＰチャンネルＭＯＳ型電
界効果トランジスタ１０４のソースと、ＰチャンネルＭ
ＯＳ型電界効果トランジスタ１０５のゲートとに接続
し、入力端子１０２を、ＰチャンネルＭＯＳ型電界効果
トランジスタ１０５のソースと、ＰチャンネルＭＯＳ型
電界効果トランジスタ１０４のゲートとに接続した。さ
らに、出力端子１０３を、ＰチャンネルＭＯＳ型電界効
果トランジスタ１０４のドレインと、ＰチャンネルＭＯ
Ｓ型電界効果トランジスタ１０５のドレインとに接続し
た。
Description
【０００１】
【産業上の利用分野】本発明は電源選択回路に関するも
のである。
のである。
【０００２】
【従来の技術】従来、たとえば半導体不揮発性メモリー
が内蔵された半導体集積回路装置においてはメモリーセ
ルのデータを消去したり書き込んだりする際に通常使用
される電源電圧ＶＣＣ（〜７Ｖ）以上の電圧ＶＰＰ（８
〜１５Ｖ）が必要となる。この時に信頼性、耐圧等の問
題から半導体不揮発性メモリー以外の回路部も高い電圧
ＶＰＰで作動させるわけにはいかない。したがって、論
理回路には通常の電源電圧ＶＣＣを用い、メモリーセル
は電圧ＶＰＰで動作させるという具合に回路機能に応じ
て、たとえば二つの電源電圧を用意することになる。ま
た、半導体不揮発性メモリーをとってみても常時比較的
高い電圧ＶＰＰが必要ではなく、たとえばメモリーの読
み出し時にソース・ドレインには比較的低い電源電圧で
十分であるが、メモリーセルのゲート側には電源電圧Ｖ
ＣＣ以上の電圧を印加しなければならならず、そのため
に昇圧回路が用意されている。すなわち、電圧の異なる
数種類の電源を用意しなければならない。電源選択回路
は、既に用意されたいくつかの電源電圧の中から所望の
電源電圧を選ぶための回路機能を有する。
が内蔵された半導体集積回路装置においてはメモリーセ
ルのデータを消去したり書き込んだりする際に通常使用
される電源電圧ＶＣＣ（〜７Ｖ）以上の電圧ＶＰＰ（８
〜１５Ｖ）が必要となる。この時に信頼性、耐圧等の問
題から半導体不揮発性メモリー以外の回路部も高い電圧
ＶＰＰで作動させるわけにはいかない。したがって、論
理回路には通常の電源電圧ＶＣＣを用い、メモリーセル
は電圧ＶＰＰで動作させるという具合に回路機能に応じ
て、たとえば二つの電源電圧を用意することになる。ま
た、半導体不揮発性メモリーをとってみても常時比較的
高い電圧ＶＰＰが必要ではなく、たとえばメモリーの読
み出し時にソース・ドレインには比較的低い電源電圧で
十分であるが、メモリーセルのゲート側には電源電圧Ｖ
ＣＣ以上の電圧を印加しなければならならず、そのため
に昇圧回路が用意されている。すなわち、電圧の異なる
数種類の電源を用意しなければならない。電源選択回路
は、既に用意されたいくつかの電源電圧の中から所望の
電源電圧を選ぶための回路機能を有する。
【０００３】図１１に従来の電源選択回路の構成を示
す。図１１において、１１０１は第一の電源電位ＶＣＣ
を供給する電圧源、１１０２は第二の電源電位ＶＰＰを
供給する電圧源、１１０３〜１１０５は端子、１１０６
は出力端子、１１０７はＰチャンネルＭＯＳ型電界効果
トランジスタで、ソースを電圧源１１０２に接続し、ゲ
ートを電圧源１１０１に接続し、ドレインを端子１１０
３に接続している。１１０８はＮチャンネルＭＯＳ型電
界効果トランジスタで、ソースを接地電位０Ｖに接続
し、ゲートを電圧源１１０１に接続し、ドレインを端子
１１０３に接続している。ＰチャンネルＭＯＳ型電界効
果トランジスタ１１０７はＮチャンネルＭＯＳ型電界効
果トランジスタ１１０８に比べて電流駆動能力の大きい
ＭＯＳ型電界効果トランジスタを用いる。１１０９はイ
ンバータで、入力を端子１１０３に接続し、出力を端子
１１０４に接続している。１１１０はインバータで、入
力を端子１１０４に接続し、出力を端子１１０５に接続
している。１１１１はＮチャンネルＭＯＳ型電界効果ト
ランジスタで、ソースを電圧源１１０１に接続し、ゲー
トを端子１１０４に接続し、ドレインを出力１１０６に
接続している。１１１２はＰチャンネルＭＯＳ型電界効
果トランジスタで、ソースを電圧源１１０１に接続し、
ゲートを端子１１０５に接続し、ドレインを出力１１０
６に接続している。１１１３はＰチャンネルＭＯＳ型電
界効果トランジスタで、ソースを電圧源１１０２に接続
し、ゲートを端子１１０４に接続し、ドレインを出力１
１０６に接続している。１１１４はＮチャンネルＭＯＳ
型電界効果トランジスタでソースを電圧源１１０２に接
続し、ゲートを端子１１０５に接続し、ドレインを出力
１１０６に接続している。１１１５は電圧検知回路で、
ＰチャンネルＭＯＳ型電界効果トランジスタ１１０７と
ＮチャンネルＭＯＳ型電界効果トランジスタ１１０８で
構成される。
す。図１１において、１１０１は第一の電源電位ＶＣＣ
を供給する電圧源、１１０２は第二の電源電位ＶＰＰを
供給する電圧源、１１０３〜１１０５は端子、１１０６
は出力端子、１１０７はＰチャンネルＭＯＳ型電界効果
トランジスタで、ソースを電圧源１１０２に接続し、ゲ
ートを電圧源１１０１に接続し、ドレインを端子１１０
３に接続している。１１０８はＮチャンネルＭＯＳ型電
界効果トランジスタで、ソースを接地電位０Ｖに接続
し、ゲートを電圧源１１０１に接続し、ドレインを端子
１１０３に接続している。ＰチャンネルＭＯＳ型電界効
果トランジスタ１１０７はＮチャンネルＭＯＳ型電界効
果トランジスタ１１０８に比べて電流駆動能力の大きい
ＭＯＳ型電界効果トランジスタを用いる。１１０９はイ
ンバータで、入力を端子１１０３に接続し、出力を端子
１１０４に接続している。１１１０はインバータで、入
力を端子１１０４に接続し、出力を端子１１０５に接続
している。１１１１はＮチャンネルＭＯＳ型電界効果ト
ランジスタで、ソースを電圧源１１０１に接続し、ゲー
トを端子１１０４に接続し、ドレインを出力１１０６に
接続している。１１１２はＰチャンネルＭＯＳ型電界効
果トランジスタで、ソースを電圧源１１０１に接続し、
ゲートを端子１１０５に接続し、ドレインを出力１１０
６に接続している。１１１３はＰチャンネルＭＯＳ型電
界効果トランジスタで、ソースを電圧源１１０２に接続
し、ゲートを端子１１０４に接続し、ドレインを出力１
１０６に接続している。１１１４はＮチャンネルＭＯＳ
型電界効果トランジスタでソースを電圧源１１０２に接
続し、ゲートを端子１１０５に接続し、ドレインを出力
１１０６に接続している。１１１５は電圧検知回路で、
ＰチャンネルＭＯＳ型電界効果トランジスタ１１０７と
ＮチャンネルＭＯＳ型電界効果トランジスタ１１０８で
構成される。
【０００４】図１１の電源選択回路の動作について簡単
に説明する。まず、電圧源１１０１の電位ＶＣＣと電圧
源１１０２の電位ＶＰＰが等しい場合、ＰチャンネルＭ
ＯＳ型電界効果トランジスタ１１０７は、そのソース・
ゲート間電圧が０Ｖになって非導通状態になり、Ｎチャ
ンネルＭＯＳ型電界効果トランジスタ１１０８は、その
ゲート電圧が電源電位ＶＣＣで導通状態になる。その結
果、端子１１０３の電位はＮチャンネルＭＯＳ型電界効
果トランジスタ１１０８を通じて接地電位０Ｖになる。
インバータ１１０９は入力である端子１１０３が接地電
位０Ｖなので、電源電位ＶＣＣを端子１１０４に出力す
る。インバータ１１１０は入力である端子１１０４が電
源電位ＶＣＣなので、接地電位０Ｖを端子１１０５に出
力する。ＮチャンネルＭＯＳ型電界効果トランジスタ１
１１１はゲート電圧が電源電位ＶＣＣで導通状態にな
り、ＰチャンネルＭＯＳ型電界効果トランジスタ１１１
２はゲート電圧が接地電位０Ｖで導通状態になる。その
結果、出力１１０６はＮチャンネルＭＯＳ型電界効果ト
ランジスタ１１１１とＰチャンネルＭＯＳ型電界効果ト
ランジスタ１１１２を通じて電圧源１１０１の電位ＶＣ
Ｃになる。このときＰチャンネルＭＯＳ型電界効果トラ
ンジスタ１１１３はゲート電圧が電源電位ＶＣＣで非導
通状態、ＮチャンネルＭＯＳ型電界効果トランジスタ１
１１４はゲート電圧が接地電位０Ｖで非導通状態であ
る。
に説明する。まず、電圧源１１０１の電位ＶＣＣと電圧
源１１０２の電位ＶＰＰが等しい場合、ＰチャンネルＭ
ＯＳ型電界効果トランジスタ１１０７は、そのソース・
ゲート間電圧が０Ｖになって非導通状態になり、Ｎチャ
ンネルＭＯＳ型電界効果トランジスタ１１０８は、その
ゲート電圧が電源電位ＶＣＣで導通状態になる。その結
果、端子１１０３の電位はＮチャンネルＭＯＳ型電界効
果トランジスタ１１０８を通じて接地電位０Ｖになる。
インバータ１１０９は入力である端子１１０３が接地電
位０Ｖなので、電源電位ＶＣＣを端子１１０４に出力す
る。インバータ１１１０は入力である端子１１０４が電
源電位ＶＣＣなので、接地電位０Ｖを端子１１０５に出
力する。ＮチャンネルＭＯＳ型電界効果トランジスタ１
１１１はゲート電圧が電源電位ＶＣＣで導通状態にな
り、ＰチャンネルＭＯＳ型電界効果トランジスタ１１１
２はゲート電圧が接地電位０Ｖで導通状態になる。その
結果、出力１１０６はＮチャンネルＭＯＳ型電界効果ト
ランジスタ１１１１とＰチャンネルＭＯＳ型電界効果ト
ランジスタ１１１２を通じて電圧源１１０１の電位ＶＣ
Ｃになる。このときＰチャンネルＭＯＳ型電界効果トラ
ンジスタ１１１３はゲート電圧が電源電位ＶＣＣで非導
通状態、ＮチャンネルＭＯＳ型電界効果トランジスタ１
１１４はゲート電圧が接地電位０Ｖで非導通状態であ
る。
【０００５】次に、電圧源１１０１の電位ＶＣＣよりも
電圧源１１０２の電位ＶＰＰの方が高い場合、Ｐチャン
ネルＭＯＳ型電界効果トランジスタ１１０７は、そのソ
ースゲート間電圧が（ＶＰＰ−ＶＣＣ）になって導通状
態になり、ＮチャンネルＭＯＳ型電界効果トランジスタ
１１０８は、そのゲート電圧が電源電位ＶＣＣで導通状
態になる。その結果、電圧検知回路１１１５のＰチャン
ネルＭＯＳ型電界効果トランジスタ１１０７とＮチャン
ネルＭＯＳ型電界効果トランジスタ１１０８を通じて貫
通電流が常に流れることになり、端子１１０３の電位は
ＰチャンネルＭＯＳ型電界効果トランジスタ１１０７と
ＮチャンネルＭＯＳ型電界効果トランジスタ１１０８の
電流駆動能力の比によって決まる中間電位になる。いま
ＰチャンネルＭＯＳ型電界効果トランジスタ１１０７の
電流駆動能力をＮチャンネルＭＯＳ型電界効果トランジ
スタ１１０８の電流駆動能力よりも大きくしてあるの
で、端子１１０３の電位は接地電位０Ｖよりも電圧源１
１０２の電位ＶＰＰに近い値の中間電位になる。インバ
ータ１１０９は入力である端子１１０３が第二の電源電
位ＶＰＰに近い値なので、接地電位０Ｖを端子１１０４
に出力する。インバータ１１１０は入力である端子１１
０４が接地電位０Ｖなので、電源電位ＶＣＣを端子１１
０５に出力する。ＰチャンネルＭＯＳ型電界効果トラン
ジスタ１１１３はゲート電圧が接地電位０Ｖで導通状態
になり、ＮチャンネルＭＯＳ型電界効果トランジスタ１
１１４はゲート電圧が電源電位ＶＣＣで導通状態にな
る。その結果、出力１１０６はＰチャンネルＭＯＳ型電
界効果トランジスタ１１１３とＮチャンネルＭＯＳ型電
界効果トランジスタ１１１４を通じて電圧源１１０２の
電位ＶＰＰになる。このときＮチャンネルＭＯＳ型電界
効果トランジスタ１１１１はゲート電圧が接地電位０Ｖ
で非導通状態、ＰチャンネルＭＯＳ型電界効果トランジ
スタ１１１２はゲート電圧が電源電位ＶＣＣで非導通状
態である。
電圧源１１０２の電位ＶＰＰの方が高い場合、Ｐチャン
ネルＭＯＳ型電界効果トランジスタ１１０７は、そのソ
ースゲート間電圧が（ＶＰＰ−ＶＣＣ）になって導通状
態になり、ＮチャンネルＭＯＳ型電界効果トランジスタ
１１０８は、そのゲート電圧が電源電位ＶＣＣで導通状
態になる。その結果、電圧検知回路１１１５のＰチャン
ネルＭＯＳ型電界効果トランジスタ１１０７とＮチャン
ネルＭＯＳ型電界効果トランジスタ１１０８を通じて貫
通電流が常に流れることになり、端子１１０３の電位は
ＰチャンネルＭＯＳ型電界効果トランジスタ１１０７と
ＮチャンネルＭＯＳ型電界効果トランジスタ１１０８の
電流駆動能力の比によって決まる中間電位になる。いま
ＰチャンネルＭＯＳ型電界効果トランジスタ１１０７の
電流駆動能力をＮチャンネルＭＯＳ型電界効果トランジ
スタ１１０８の電流駆動能力よりも大きくしてあるの
で、端子１１０３の電位は接地電位０Ｖよりも電圧源１
１０２の電位ＶＰＰに近い値の中間電位になる。インバ
ータ１１０９は入力である端子１１０３が第二の電源電
位ＶＰＰに近い値なので、接地電位０Ｖを端子１１０４
に出力する。インバータ１１１０は入力である端子１１
０４が接地電位０Ｖなので、電源電位ＶＣＣを端子１１
０５に出力する。ＰチャンネルＭＯＳ型電界効果トラン
ジスタ１１１３はゲート電圧が接地電位０Ｖで導通状態
になり、ＮチャンネルＭＯＳ型電界効果トランジスタ１
１１４はゲート電圧が電源電位ＶＣＣで導通状態にな
る。その結果、出力１１０６はＰチャンネルＭＯＳ型電
界効果トランジスタ１１１３とＮチャンネルＭＯＳ型電
界効果トランジスタ１１１４を通じて電圧源１１０２の
電位ＶＰＰになる。このときＮチャンネルＭＯＳ型電界
効果トランジスタ１１１１はゲート電圧が接地電位０Ｖ
で非導通状態、ＰチャンネルＭＯＳ型電界効果トランジ
スタ１１１２はゲート電圧が電源電位ＶＣＣで非導通状
態である。
【０００６】以上のように、第二の電源電位ＶＰＰを出
力する電圧源１１０２の電位が第一の電源電位ＶＣＣを
出力する電圧源１１０１の電位と同じ時には、出力１１
０６に第一の電源電位ＶＣＣを出力し、第二の電源電位
ＶＰＰを出力する電圧源１１０２の電位が第一の電源電
位ＶＣＣを出力する電圧源１１０１の電位よりも高い時
には、出力１１０６に第二の電源電位ＶＰＰを出力す
る、ただしこの際に電圧検知回路１１１５のＰチャンネ
ルＭＯＳ型電界効果トランジスタ１１０７とＮチャンネ
ルＭＯＳ型電界効果トランジスタ１１０８を通じて定常
的に貫通電流が流れることになる。すなわち、従来は、
第一の電源と第二の電源を切り換えるために第二の電源
電位を検知する必要があり、その際に定常的に貫通電流
を流さなければならないという問題点を有していた。
力する電圧源１１０２の電位が第一の電源電位ＶＣＣを
出力する電圧源１１０１の電位と同じ時には、出力１１
０６に第一の電源電位ＶＣＣを出力し、第二の電源電位
ＶＰＰを出力する電圧源１１０２の電位が第一の電源電
位ＶＣＣを出力する電圧源１１０１の電位よりも高い時
には、出力１１０６に第二の電源電位ＶＰＰを出力す
る、ただしこの際に電圧検知回路１１１５のＰチャンネ
ルＭＯＳ型電界効果トランジスタ１１０７とＮチャンネ
ルＭＯＳ型電界効果トランジスタ１１０８を通じて定常
的に貫通電流が流れることになる。すなわち、従来は、
第一の電源と第二の電源を切り換えるために第二の電源
電位を検知する必要があり、その際に定常的に貫通電流
を流さなければならないという問題点を有していた。
【０００７】図１２は昇圧回路を含む従来の電源選択回
路のブロック図である。図中１２０２は入力端子、１２
０３は端子、１２０５は出力端子、１２０６は電源電位
までの入力に対して電源電位以上の電位を出力する昇圧
回路、１２０８は入力される電位を選択して出力するデ
コーダー群である。入力端子１２０２に電源電圧が印加
されると、その電源電圧は昇圧回路１２０６で電源電圧
以上に昇圧されて端子１２０３に出力され、その出力は
デコーダー群１２０８に与えられてその出力端１２０５
より取り出される。
路のブロック図である。図中１２０２は入力端子、１２
０３は端子、１２０５は出力端子、１２０６は電源電位
までの入力に対して電源電位以上の電位を出力する昇圧
回路、１２０８は入力される電位を選択して出力するデ
コーダー群である。入力端子１２０２に電源電圧が印加
されると、その電源電圧は昇圧回路１２０６で電源電圧
以上に昇圧されて端子１２０３に出力され、その出力は
デコーダー群１２０８に与えられてその出力端１２０５
より取り出される。
【０００８】図１３に図１２における昇圧回路１２０６
の回路構成の一例を示す。図１３において１３０１は接
地電位から電源電位までの電圧を受けつける入力端子、
１３０２は電源電位以上の電位を出力する出力端子、１
３０３は第一電極を入力端子１３０１に接続し、第二電
極を出力端子１３０２に接続したキャパシタ、１３０４
は電源電位ＶＣＣを供給する電圧源、１３０５は電圧源
１３０４の電位を出力端子１３０２に供給するダイオー
ドである。
の回路構成の一例を示す。図１３において１３０１は接
地電位から電源電位までの電圧を受けつける入力端子、
１３０２は電源電位以上の電位を出力する出力端子、１
３０３は第一電極を入力端子１３０１に接続し、第二電
極を出力端子１３０２に接続したキャパシタ、１３０４
は電源電位ＶＣＣを供給する電圧源、１３０５は電圧源
１３０４の電位を出力端子１３０２に供給するダイオー
ドである。
【０００９】図１４は図１３の昇圧回路の動作を示すタ
イムチャートである。以下に図１３に示す昇圧回路の回
路動作を図１４を参照して説明する。
イムチャートである。以下に図１３に示す昇圧回路の回
路動作を図１４を参照して説明する。
【００１０】いま、入力端子１３０１に接地電位０Ｖが
印加されている状態を考える。出力端子１３０２はダイ
オード１３０５の順方向電流によって電圧源１３０４の
電位の０.７Ｖ程度（物理的に決定されるダイオードの
電圧降下）低い電位になる。またこのときキャパシタ１
３０３は電極間の電位が（ＶＣＣ−０.７Ｖ）程度にな
っている。この状態から入力端子１３０１の電位を電源
電位のＶＣＣにすると出力端子１３０２の電位はキャパ
シタ１３０３によって昇圧される。このときの電位はキ
ャパシタ１３０３の容量をＣＣ、出力端子１３０２につ
ながる全ての容量成分をＣＡとすると ＶＣＣ−０.７Ｖ＋ＶＣＣ×（ＣＣ／ＣＡ） で表わされる。
印加されている状態を考える。出力端子１３０２はダイ
オード１３０５の順方向電流によって電圧源１３０４の
電位の０.７Ｖ程度（物理的に決定されるダイオードの
電圧降下）低い電位になる。またこのときキャパシタ１
３０３は電極間の電位が（ＶＣＣ−０.７Ｖ）程度にな
っている。この状態から入力端子１３０１の電位を電源
電位のＶＣＣにすると出力端子１３０２の電位はキャパ
シタ１３０３によって昇圧される。このときの電位はキ
ャパシタ１３０３の容量をＣＣ、出力端子１３０２につ
ながる全ての容量成分をＣＡとすると ＶＣＣ−０.７Ｖ＋ＶＣＣ×（ＣＣ／ＣＡ） で表わされる。
【００１１】図１５に図１２におけるデコーダー群１２
０８の回路構成の一例を示す。図１５において１５０１
は出力される電位を供給する電源入力端子、１５０２〜
１５０５は出力を選択するための選択信号であり、選択
信号１５０２〜１５０５の全てが接地電位０Ｖである
か、選択信号１５０２〜１５０５の内いずれか一つが電
源電位ＶＣＣ、他の三つが接地電位０Ｖになっている。
１５０６〜１５０９は選択信号１５０２〜１５０５によ
って選択される出力である。１５１０はインバータで入
力端子を選択信号１５０２に接続している。１５１１は
ＮチャンネルＭＯＳ型電界効果トランジスタでゲートを
選択信号１５０２に接続し、ソースを接地電位０Ｖに接
続し、ドレインを端子１５１２に接続している。１５１
３はＮチャンネルＭＯＳ型電界効果トランジスタでゲー
トをインバータ１５１０の出力端子に接続し、ソースを
接地電位０Ｖに接続し、ドレインを出力１５０６に接続
している。１５１４はＰチャンネルＭＯＳ型電界効果ト
ランジスタでゲートを出力１５０６に接続し、ソースと
基板を電源入力端子１５０１に接続し、ドレインを端子
１５１２に接続している。１５１５はＰチャンネルＭＯ
Ｓ型電界効果トランジスタでゲートを端子１５１２に接
続し、ソースと基板を電源入力端子１５０１に接続し、
ドレインを出力１５０６に接続している。１５１６はイ
ンバータ１５１０とＮチャンネルＭＯＳ型電界効果トラ
ンジスタ１５１１，１５１３とＰチャンネルＭＯＳ型電
界効果トランジスタ１５１４，１５１５からなるデコー
ダーである。１５１７〜１５１９もまた１５１６と同様
の回路構成を持つデコーダーである。
０８の回路構成の一例を示す。図１５において１５０１
は出力される電位を供給する電源入力端子、１５０２〜
１５０５は出力を選択するための選択信号であり、選択
信号１５０２〜１５０５の全てが接地電位０Ｖである
か、選択信号１５０２〜１５０５の内いずれか一つが電
源電位ＶＣＣ、他の三つが接地電位０Ｖになっている。
１５０６〜１５０９は選択信号１５０２〜１５０５によ
って選択される出力である。１５１０はインバータで入
力端子を選択信号１５０２に接続している。１５１１は
ＮチャンネルＭＯＳ型電界効果トランジスタでゲートを
選択信号１５０２に接続し、ソースを接地電位０Ｖに接
続し、ドレインを端子１５１２に接続している。１５１
３はＮチャンネルＭＯＳ型電界効果トランジスタでゲー
トをインバータ１５１０の出力端子に接続し、ソースを
接地電位０Ｖに接続し、ドレインを出力１５０６に接続
している。１５１４はＰチャンネルＭＯＳ型電界効果ト
ランジスタでゲートを出力１５０６に接続し、ソースと
基板を電源入力端子１５０１に接続し、ドレインを端子
１５１２に接続している。１５１５はＰチャンネルＭＯ
Ｓ型電界効果トランジスタでゲートを端子１５１２に接
続し、ソースと基板を電源入力端子１５０１に接続し、
ドレインを出力１５０６に接続している。１５１６はイ
ンバータ１５１０とＮチャンネルＭＯＳ型電界効果トラ
ンジスタ１５１１，１５１３とＰチャンネルＭＯＳ型電
界効果トランジスタ１５１４，１５１５からなるデコー
ダーである。１５１７〜１５１９もまた１５１６と同様
の回路構成を持つデコーダーである。
【００１２】図１５のデコーダー１５１６の動作につい
て簡単に説明する。まず出力１５０６が選択されない状
態つまり選択信号１５０２が接地電位０Ｖのときを考え
る。ＮチャンネルＭＯＳ型電界効果トランジスタ１５１
１はゲートの電位が接地電位０Ｖで非導通状態である。
インバータ１５１０は入力が接地電位０Ｖなので電源電
位ＶＣＣを出力する。そのためＮチャンネルＭＯＳ型電
界効果トランジスタ１５１３はゲートの電位がＶＣＣで
導通状態となり、出力１５０６の電位を接地電位０Ｖに
する。出力１５０６の電位が接地電位０ＶになるのでＰ
チャンネルＭＯＳ型電界効果トランジスタ１５１４のゲ
ートの電位が接地電位０Ｖで導通状態になり、端子１５
１２の電位を電源入力端子１５０１の電位と等しくす
る。端子１５１２の電位が電源入力端子１５０１の電位
と等しくなるのでＰチャンネルＭＯＳ型電界効果トラン
ジスタ１５１５はゲートの電位が電源入力端子１５０１
の電位で非導通状態となり出力１５０６が接地電位０Ｖ
のまま維持される。このようにして選択信号１５０２が
接地電位０Ｖのときには出力１５０６には接地電位０Ｖ
の電位が出力される。
て簡単に説明する。まず出力１５０６が選択されない状
態つまり選択信号１５０２が接地電位０Ｖのときを考え
る。ＮチャンネルＭＯＳ型電界効果トランジスタ１５１
１はゲートの電位が接地電位０Ｖで非導通状態である。
インバータ１５１０は入力が接地電位０Ｖなので電源電
位ＶＣＣを出力する。そのためＮチャンネルＭＯＳ型電
界効果トランジスタ１５１３はゲートの電位がＶＣＣで
導通状態となり、出力１５０６の電位を接地電位０Ｖに
する。出力１５０６の電位が接地電位０ＶになるのでＰ
チャンネルＭＯＳ型電界効果トランジスタ１５１４のゲ
ートの電位が接地電位０Ｖで導通状態になり、端子１５
１２の電位を電源入力端子１５０１の電位と等しくす
る。端子１５１２の電位が電源入力端子１５０１の電位
と等しくなるのでＰチャンネルＭＯＳ型電界効果トラン
ジスタ１５１５はゲートの電位が電源入力端子１５０１
の電位で非導通状態となり出力１５０６が接地電位０Ｖ
のまま維持される。このようにして選択信号１５０２が
接地電位０Ｖのときには出力１５０６には接地電位０Ｖ
の電位が出力される。
【００１３】つぎに出力１５０６が選択される状態つま
り選択信号１５０２が電源電位ＶＣＣのときを考える。
インバータ１５１０は入力がＶＣＣなので接地電位０Ｖ
を出力する。そのためＮチャンネルＭＯＳ型電界効果ト
ランジスタ１５１３はゲートの電位が接地電位０Ｖで非
導通状態となる。ＮチャンネルＭＯＳ型電界効果トラン
ジスタ１５１１はゲートの電位がＶＣＣで導通状態とな
り、端子１５１２の電位を接地電位０Ｖにする。端子１
５１２の電位が接地電位０ＶになるのでＰチャンネルＭ
ＯＳ型電界効果トランジスタ１５１５のゲートの電位が
接地電位０Ｖで導通状態になり、出力１５０６の電位を
電源入力端子１５０１の電位と等しくする。出力１５０
６の電位が電源入力端子１５０１の電位と等しくなるの
でＰチャンネルＭＯＳ型電界効果トランジスタ１５１４
はゲートの電位が電源入力端子１５０１の電位で非導通
状態となり端子１５１２が接地電位０Ｖのまま維持され
る。このようにして選択信号１５０２がＶＣＣのときに
は出力１５０６には電源入力端子１５０１の電位が出力
される。
り選択信号１５０２が電源電位ＶＣＣのときを考える。
インバータ１５１０は入力がＶＣＣなので接地電位０Ｖ
を出力する。そのためＮチャンネルＭＯＳ型電界効果ト
ランジスタ１５１３はゲートの電位が接地電位０Ｖで非
導通状態となる。ＮチャンネルＭＯＳ型電界効果トラン
ジスタ１５１１はゲートの電位がＶＣＣで導通状態とな
り、端子１５１２の電位を接地電位０Ｖにする。端子１
５１２の電位が接地電位０ＶになるのでＰチャンネルＭ
ＯＳ型電界効果トランジスタ１５１５のゲートの電位が
接地電位０Ｖで導通状態になり、出力１５０６の電位を
電源入力端子１５０１の電位と等しくする。出力１５０
６の電位が電源入力端子１５０１の電位と等しくなるの
でＰチャンネルＭＯＳ型電界効果トランジスタ１５１４
はゲートの電位が電源入力端子１５０１の電位で非導通
状態となり端子１５１２が接地電位０Ｖのまま維持され
る。このようにして選択信号１５０２がＶＣＣのときに
は出力１５０６には電源入力端子１５０１の電位が出力
される。
【００１４】デコーダー１５１７〜１５１９についても
回路構成が同じなのでデコーダー１５１６と同様の動作
をする。以上のようにして選択信号１５０２〜１５０５
の内いずれか一つのみが電源電位ＶＣＣになることによ
り、出力１５０６〜１５０９のうち選択信号１５０２〜
１５０５に対応する一つだけに電源入力端子１５０１の
電位を出力することができる。
回路構成が同じなのでデコーダー１５１６と同様の動作
をする。以上のようにして選択信号１５０２〜１５０５
の内いずれか一つのみが電源電位ＶＣＣになることによ
り、出力１５０６〜１５０９のうち選択信号１５０２〜
１５０５に対応する一つだけに電源入力端子１５０１の
電位を出力することができる。
【００１５】ただし上記のデコーダーの動作中にＰチャ
ンネルＭＯＳ型電界効果トランジスタ１５１４とＮチャ
ンネルＭＯＳ型電界効果トランジスタ１５１１を通し
て、またはＰチャンネルＭＯＳ型電界効果トランジスタ
１５１５とＮチャンネルＭＯＳ型電界効果トランジスタ
１５１３を通して電源入力端子１５０１から接地電位へ
と貫通電流が流れることになる。
ンネルＭＯＳ型電界効果トランジスタ１５１４とＮチャ
ンネルＭＯＳ型電界効果トランジスタ１５１１を通し
て、またはＰチャンネルＭＯＳ型電界効果トランジスタ
１５１５とＮチャンネルＭＯＳ型電界効果トランジスタ
１５１３を通して電源入力端子１５０１から接地電位へ
と貫通電流が流れることになる。
【００１６】図１６は図１２の電源選択回路の動作を示
すタイムチャートである。以下に図１２の電源選択回路
の動作を図１６を参照して説明する。
すタイムチャートである。以下に図１２の電源選択回路
の動作を図１６を参照して説明する。
【００１７】初期状態として入力端子１２０２には接地
電位０Ｖが印加され、デコーダー群１２０８の信号線に
も接地電位０Ｖが印加されている状態を考える。端子１
２０３には電源電位の０.７Ｖ程度（物理的に決定され
るダイオードの電圧降下）低い電位（ＶＣＣ−０.７
Ｖ）になる。いまデコーダー群１２０８の信号線が全て
０Ｖなので、出力端子１２０５には接地電位０Ｖが出力
されている。
電位０Ｖが印加され、デコーダー群１２０８の信号線に
も接地電位０Ｖが印加されている状態を考える。端子１
２０３には電源電位の０.７Ｖ程度（物理的に決定され
るダイオードの電圧降下）低い電位（ＶＣＣ−０.７
Ｖ）になる。いまデコーダー群１２０８の信号線が全て
０Ｖなので、出力端子１２０５には接地電位０Ｖが出力
されている。
【００１８】この状態で入力端子１２０２の電位を電源
電位ＶＣＣに変化させると、端子１２０３の電位はＶＣ
Ｃ以上になる。以下このときの端子１２０３の電位をＶ
ＢＴとする。次にデコーダー群１２０８の信号の内一つ
が選択されると端子１２０３の電位ＶＢＴが出力端子１
２０５に出力される。ただし、このときデコーダー群１
２０８の内部で貫通電流が流れるために、端子１２０３
の電位が低下してしまう。以下この低下したときの端子
１２０３の電位をＶＢＤとする。
電位ＶＣＣに変化させると、端子１２０３の電位はＶＣ
Ｃ以上になる。以下このときの端子１２０３の電位をＶ
ＢＴとする。次にデコーダー群１２０８の信号の内一つ
が選択されると端子１２０３の電位ＶＢＴが出力端子１
２０５に出力される。ただし、このときデコーダー群１
２０８の内部で貫通電流が流れるために、端子１２０３
の電位が低下してしまう。以下この低下したときの端子
１２０３の電位をＶＢＤとする。
【００１９】最後に入力端子１２０２の電位を接地電位
０Ｖに戻すと、端子１２０３の電位がＶＢＴからＶＢＤ
まで低下していたために、端子１２０３の電位は初期状
態の端子１２０３の電位（ＶＣＣ−０.７Ｖ）に比べて
低くなってしまう。その結果、デコーダー群１２０８へ
の入力電源電位の低下がデコーダー群１２０８の回路の
誤動作を引き起こしたり、昇圧回路１２０６の昇圧電位
が十分得られないという問題点が生ずる。
０Ｖに戻すと、端子１２０３の電位がＶＢＴからＶＢＤ
まで低下していたために、端子１２０３の電位は初期状
態の端子１２０３の電位（ＶＣＣ−０.７Ｖ）に比べて
低くなってしまう。その結果、デコーダー群１２０８へ
の入力電源電位の低下がデコーダー群１２０８の回路の
誤動作を引き起こしたり、昇圧回路１２０６の昇圧電位
が十分得られないという問題点が生ずる。
【００２０】図１７に従来の電源選択回路の構成を示
す。図において、１７０１は第一の電源電位ＶＣＣを供
給する電圧源、１７０２は電圧源１７０１を電源として
用いるＶＣＣ系内部回路、１７０３は第一の電源電位Ｖ
ＣＣまたは第一の電源電位よりも高い第二の電源電位Ｖ
ＰＰを供給する電圧源、１７０５は電圧源１７０３を電
源電圧として使用するＶＰＰ系内部回路、１７０６は半
導体不揮発性メモリー、１７０７は半導体不揮発性メモ
リーのセルアレイ、１７０８はＶＣＣ系内部回路１７０
２とＶＰＰ系内部回路１７０５との間の信号線群、１７
０９はＶＣＣ系内部回路１７０２とセルアレイ１７０７
との間の信号線群、１７１０はセルアレイ１７０７とＶ
ＰＰ系内部回路１７０５との間の信号線群である。
す。図において、１７０１は第一の電源電位ＶＣＣを供
給する電圧源、１７０２は電圧源１７０１を電源として
用いるＶＣＣ系内部回路、１７０３は第一の電源電位Ｖ
ＣＣまたは第一の電源電位よりも高い第二の電源電位Ｖ
ＰＰを供給する電圧源、１７０５は電圧源１７０３を電
源電圧として使用するＶＰＰ系内部回路、１７０６は半
導体不揮発性メモリー、１７０７は半導体不揮発性メモ
リーのセルアレイ、１７０８はＶＣＣ系内部回路１７０
２とＶＰＰ系内部回路１７０５との間の信号線群、１７
０９はＶＣＣ系内部回路１７０２とセルアレイ１７０７
との間の信号線群、１７１０はセルアレイ１７０７とＶ
ＰＰ系内部回路１７０５との間の信号線群である。
【００２１】電圧源１７０１が直接ＶＣＣ系内部回路１
７０２の電源として使用され、電圧源１７０３が直接Ｖ
ＰＰ系内部回路１７０５の電源として使用されているた
めに、電圧源１７０１，１７０３を接地電位０Ｖにする
ことは許されない。つまり半導体不揮発性メモリーの読
み出し動作時に必要な電圧は第一の電源電位ＶＣＣ一つ
だけであるのに、電圧源１７０１と電圧源１７０３の二
つの端子から第一の電源電位ＶＣＣを印加しなければな
らない。
７０２の電源として使用され、電圧源１７０３が直接Ｖ
ＰＰ系内部回路１７０５の電源として使用されているた
めに、電圧源１７０１，１７０３を接地電位０Ｖにする
ことは許されない。つまり半導体不揮発性メモリーの読
み出し動作時に必要な電圧は第一の電源電位ＶＣＣ一つ
だけであるのに、電圧源１７０１と電圧源１７０３の二
つの端子から第一の電源電位ＶＣＣを印加しなければな
らない。
【００２２】図１８には、入力端子Ｖｉｎ１，Ｖｉｎ２
に与えられる信号レベルによって出力端子Ｖｏｕｔに電
源電圧ＶＣＣまたは接地電位０Ｖのいずれかがとりだせ
る、従来の排他的論理和を用いた電源選択回路の例を示
す。図に示すように排他的論理和に論理回路を構成する
ためにインバータＩＮＶ １個で２個のＭＯＳ型電界効
果トランジスタを必要とするため併せて１２個のＭＯＳ
型電界効果トランジスタを必要としていた。
に与えられる信号レベルによって出力端子Ｖｏｕｔに電
源電圧ＶＣＣまたは接地電位０Ｖのいずれかがとりだせ
る、従来の排他的論理和を用いた電源選択回路の例を示
す。図に示すように排他的論理和に論理回路を構成する
ためにインバータＩＮＶ １個で２個のＭＯＳ型電界効
果トランジスタを必要とするため併せて１２個のＭＯＳ
型電界効果トランジスタを必要としていた。
【００２３】
【発明が解決しようとする課題】すなわち、本発明は、
第一の電源と第二の電源を切り換えるために第二の電源
電位を検知する必要があり、その際に定常的に貫通電流
を流さなければならないという不都合を排除した電源選
択回路を提供するものである。
第一の電源と第二の電源を切り換えるために第二の電源
電位を検知する必要があり、その際に定常的に貫通電流
を流さなければならないという不都合を排除した電源選
択回路を提供するものである。
【００２４】
【課題を解決するための手段】第一の発明の電源選択回
路は、第一の入力端子を、第一の電界効果トランジスタ
のソースと、第二の電界効果トランジスタのゲートとに
接続し、第二の入力端子を、第二の電界効果トランジス
タのソースと、第一の電界効果トランジスタのゲートと
に接続し、出力端子を、第一の電界効果トランジスタの
ドレインと、第二の電界効果トランジスタのドレインと
に接続して構成したものである。
路は、第一の入力端子を、第一の電界効果トランジスタ
のソースと、第二の電界効果トランジスタのゲートとに
接続し、第二の入力端子を、第二の電界効果トランジス
タのソースと、第一の電界効果トランジスタのゲートと
に接続し、出力端子を、第一の電界効果トランジスタの
ドレインと、第二の電界効果トランジスタのドレインと
に接続して構成したものである。
【００２５】第二の発明の電源選択回路は第一の発明の
電源選択回路を備え、第一の入力端子に電圧源を接続
し、前記第二の入力端子に昇圧回路を接続して構成した
ものである。
電源選択回路を備え、第一の入力端子に電圧源を接続
し、前記第二の入力端子に昇圧回路を接続して構成した
ものである。
【００２６】第三の発明の電源選択回路は第一の発明の
電源選択回路を備え、第一の入力端子に第一の昇圧回路
を接続し、第二の入力端子に第二の昇圧回路を接続して
構成したものである。
電源選択回路を備え、第一の入力端子に第一の昇圧回路
を接続し、第二の入力端子に第二の昇圧回路を接続して
構成したものである。
【００２７】第四の発明の電源選択回路は第一の発明の
電源選択回路を備え、第一の入力端子に第一の電圧源を
接続し、第二の入力端子に信号入力端子としても用いら
れる第二の電圧源を接続して構成したものである。
電源選択回路を備え、第一の入力端子に第一の電圧源を
接続し、第二の入力端子に信号入力端子としても用いら
れる第二の電圧源を接続して構成したものである。
【００２８】第五の発明の電源選択回路は第一の発明の
電源選択回路をふたつ用い、第一の電源選択回路の第一
の入力端子に第一の信号を接続し、第一の電源選択回路
の第二の入力端子に第二の信号を接続し、第二の電源選
択回路の第一の入力端子に第一の信号を接続し、第二の
電源選択回路の第二の入力端子に第二の信号の論理反転
信号を接続し、第一の電源選択回路の出力端子と第二の
電源選択回路の出力端子を接続して構成したものであ
る。
電源選択回路をふたつ用い、第一の電源選択回路の第一
の入力端子に第一の信号を接続し、第一の電源選択回路
の第二の入力端子に第二の信号を接続し、第二の電源選
択回路の第一の入力端子に第一の信号を接続し、第二の
電源選択回路の第二の入力端子に第二の信号の論理反転
信号を接続し、第一の電源選択回路の出力端子と第二の
電源選択回路の出力端子を接続して構成したものであ
る。
【００２９】
【作用】第一の発明は上記した構成によって、複数の電
界効果トランジスタのいずれかが導通状態となり、複数
の入力のなかの最大もしくは最小の電位が出力される。
界効果トランジスタのいずれかが導通状態となり、複数
の入力のなかの最大もしくは最小の電位が出力される。
【００３０】第二の発明は上記した構成によって、昇圧
の動作を行っても、出力の電位が電圧源の電位よりも下
がらない。
の動作を行っても、出力の電位が電圧源の電位よりも下
がらない。
【００３１】第三の発明は上記した構成によって、交互
に昇圧回路を動作させるために、昇圧終了後から昇圧開
始までの時間を十分にとれる。
に昇圧回路を動作させるために、昇圧終了後から昇圧開
始までの時間を十分にとれる。
【００３２】第四の発明は上記した構成によって、第二
の入力端子には接地電位から第一の電圧源よりも高い電
圧まで印加することができる。
の入力端子には接地電位から第一の電圧源よりも高い電
圧まで印加することができる。
【００３３】第五の発明は上記した構成によって、二つ
の入力信号の排他的論理和を出力することができる。
の入力信号の排他的論理和を出力することができる。
【００３４】
【実施例】以下請求項１，２に対応する一実施例の電源
選択回路について、図面を参照しながら説明する。
選択回路について、図面を参照しながら説明する。
【００３５】図１は本実施例の回路図である。図１にお
いて、１０１は第一の電源電位ＶＣＣ１を供給する入力
端子、１０２は第二の電源電位ＶＣＣ２を供給する入力
端子、１０３は選択された電位ＶＯが出力される出力端
子、１０４，１０５はＰチャンネルＭＯＳ型電界効果ト
ランジスタである。
いて、１０１は第一の電源電位ＶＣＣ１を供給する入力
端子、１０２は第二の電源電位ＶＣＣ２を供給する入力
端子、１０３は選択された電位ＶＯが出力される出力端
子、１０４，１０５はＰチャンネルＭＯＳ型電界効果ト
ランジスタである。
【００３６】第一の入力端子１０１は、第一のＰチャン
ネルＭＯＳ型電界効果トランジスタ１０４のソースと、
第二のＰチャンネルＭＯＳ型電界効果トランジスタ１０
５のゲートとに接続されている。第二の入力端子１０２
は、第二のＰチャンネルＭＯＳ型電界効果トランジスタ
１０５のソースと、第一のＰチャンネルＭＯＳ型電界効
果トランジスタ１０４のゲートとに接続されている。出
力端子１０３は、第一のＰチャンネルＭＯＳ型電界効果
トランジスタ１０４のドレインと、第二のＰチャンネル
ＭＯＳ型電界効果トランジスタ１０５のドレインとに接
続されている。これらＰチャンネルＭＯＳ型電界効果ト
ランジスタ１０４，１０５のドレインはこれが作り込ま
れている半導体基板（図示せず）に接続されている。
ネルＭＯＳ型電界効果トランジスタ１０４のソースと、
第二のＰチャンネルＭＯＳ型電界効果トランジスタ１０
５のゲートとに接続されている。第二の入力端子１０２
は、第二のＰチャンネルＭＯＳ型電界効果トランジスタ
１０５のソースと、第一のＰチャンネルＭＯＳ型電界効
果トランジスタ１０４のゲートとに接続されている。出
力端子１０３は、第一のＰチャンネルＭＯＳ型電界効果
トランジスタ１０４のドレインと、第二のＰチャンネル
ＭＯＳ型電界効果トランジスタ１０５のドレインとに接
続されている。これらＰチャンネルＭＯＳ型電界効果ト
ランジスタ１０４，１０５のドレインはこれが作り込ま
れている半導体基板（図示せず）に接続されている。
【００３７】図２は、図１の回路動作を示す入出力端子
特性を示すものである。図２の横軸は入力端子１０１，
１０２間の電位差（ＶＣＣ２−ＶＣＣ１）で、縦軸は入
力端子１０１と出力端子１０３の電位差（ＶＯ−ＶＣＣ
１）である。図２中のＶＴは、ＰチャンネルＭＯＳ型電
界効果トランジスタ１０４，１０５のしきい値電圧であ
る。以下、ＰチャンネルＭＯＳ型電界効果トランジスタ
１０４，１０５のしきい値電圧をＶＴとする。ＶＰはＰ
チャンネルＭＯＳ型電界効果トランジスタ１０４，１０
５のソースと半導体基板（図示せず）との間におけるＰ
Ｎ接合のビルトインポテンシャルである。以下、Ｐチャ
ンネルＭＯＳ型電界効果トランジスタ１０４，１０５の
ソースと基板との間におけるＰＮ接合のビルトインポテ
ンシャルをＶＰとする。入力端子１０１，１０２間の電
位差（ＶＣＣ２−ＶＣＣ１）が−ＶＴ以下である領域を
領域Ａとし、それが−ＶＴより大きくＶＴ未満である領
域を領域Ｂとし、さらにそれがＶＴ以上である領域を領
域Ｃとする。
特性を示すものである。図２の横軸は入力端子１０１，
１０２間の電位差（ＶＣＣ２−ＶＣＣ１）で、縦軸は入
力端子１０１と出力端子１０３の電位差（ＶＯ−ＶＣＣ
１）である。図２中のＶＴは、ＰチャンネルＭＯＳ型電
界効果トランジスタ１０４，１０５のしきい値電圧であ
る。以下、ＰチャンネルＭＯＳ型電界効果トランジスタ
１０４，１０５のしきい値電圧をＶＴとする。ＶＰはＰ
チャンネルＭＯＳ型電界効果トランジスタ１０４，１０
５のソースと半導体基板（図示せず）との間におけるＰ
Ｎ接合のビルトインポテンシャルである。以下、Ｐチャ
ンネルＭＯＳ型電界効果トランジスタ１０４，１０５の
ソースと基板との間におけるＰＮ接合のビルトインポテ
ンシャルをＶＰとする。入力端子１０１，１０２間の電
位差（ＶＣＣ２−ＶＣＣ１）が−ＶＴ以下である領域を
領域Ａとし、それが−ＶＴより大きくＶＴ未満である領
域を領域Ｂとし、さらにそれがＶＴ以上である領域を領
域Ｃとする。
【００３８】以下に図１に示す実施例の回路動作を図２
を参照して説明する。入力端子１０１，１０２間の電位
差（ＶＣＣ２−ＶＣＣ１）が−ＶＴ以下である領域Ａで
は、ＰチャンネルＭＯＳ型電界効果トランジスタ１０４
は、そのゲートの電位がソースの電位よりＶＴ以上に低
くなるために、導通状態になる。このとき、Ｐチャンネ
ルＭＯＳ型電界効果トランジスタ１０５のゲートの電位
はソースの電位より高くなるために非導通状態になる。
その結果、導通状態となっているＰチャンネルＭＯＳ型
電界効果トランジスタ１０４を経由して入力端子１０１
の電位が出力端子１０３に現れる。すなわち ＶＯ＝ＶＣＣ１ ＶＯ−ＶＣＣ１＝０ となり、図２の領域Ａの特性が得られる。
を参照して説明する。入力端子１０１，１０２間の電位
差（ＶＣＣ２−ＶＣＣ１）が−ＶＴ以下である領域Ａで
は、ＰチャンネルＭＯＳ型電界効果トランジスタ１０４
は、そのゲートの電位がソースの電位よりＶＴ以上に低
くなるために、導通状態になる。このとき、Ｐチャンネ
ルＭＯＳ型電界効果トランジスタ１０５のゲートの電位
はソースの電位より高くなるために非導通状態になる。
その結果、導通状態となっているＰチャンネルＭＯＳ型
電界効果トランジスタ１０４を経由して入力端子１０１
の電位が出力端子１０３に現れる。すなわち ＶＯ＝ＶＣＣ１ ＶＯ−ＶＣＣ１＝０ となり、図２の領域Ａの特性が得られる。
【００３９】入力端子１０１，１０２間の電位差（ＶＣ
Ｃ２−ＶＣＣ１）が−ＶＴより大きく、かつＶＴ未満で
ある領域Ｂでは、ＰチャンネルＭＯＳ型電界効果トラン
ジスタ１０４は、そのゲートの電位とソースの電位との
差がＶＴ未満になるために、非導通状態になり、Ｐチャ
ンネルＭＯＳ型電界効果トランジスタ１０５も、そのゲ
ートの電位とソースの電位との差が同じくＶＴ未満にな
るために、非導通状態になる。その結果、出力端子１０
３の電位が一意的に定まらない。ただし、出力端子１０
３の電位が、ＰチャンネルＭＯＳ型電界効果トランジス
タ１０４もしくはＰチャンネルＭＯＳ型電界効果トラン
ジスタ１０５のゲートの電位に比べて、ＶＴ以上高い場
合には、ＰチャンネルＭＯＳ型電界効果トランジスタ１
０４もしくはＰチャンネルＭＯＳ型電界効果トランジス
タ１０５が導通状態になり、出力端子１０３の電位が低
下する。このため、出力端子１０３の電位は、Ｐチャン
ネルＭＯＳ型電界効果トランジスタ１０４もしくはＰチ
ャンネルＭＯＳ型電界効果トランジスタ１０５のゲート
電位に比べて、ＶＴ以上には高くならない。また、出力
端子１０３の電位が、ＰチャンネルＭＯＳ型電界効果ト
ランジスタ１０４もしくはＰチャンネルＭＯＳ型電界効
果トランジスタ１０５のソースの電位に比べて、ＶＰ以
上に低い場合には、ＰチャンネルＭＯＳ型電界効果トラ
ンジスタ１０４もしくはＰチャンネルＭＯＳ型電界効果
トランジスタ１０５のソースと半導体基板との間がＰＮ
接合の順方向に電圧が印加される。このため、出力端子
１０３の電位が上昇する。出力端子１０３の電位は、Ｐ
チャンネルＭＯＳ型電界効果トランジスタ１０４もしく
はＰチャンネルＭＯＳ型電界効果トランジスタ１０５の
ソースの電位に比べて、ＶＰ以上には低くならない。す
なわち、 ＶＣＣ２≦ＶＣＣ１のとき ＶＣＣ１−ＶＰ≦ＶＯ≦ＶＣＣ２＋ＶＴ −ＶＰ≦ＶＯ−ＶＣＣ１≦ＶＣＣ２−ＶＣＣ１＋ＶＴ ＶＣＣ２＞ＶＣＣ１のとき ＶＣＣ２−ＶＰ≦ＶＯ≦ＶＣＣ１＋ＶＴ ＶＣＣ２−ＶＣＣ１−ＶＰ≦ＶＯ−ＶＣＣ１≦ＶＴ となり、図１の領域Ｂの特性が得られる。
Ｃ２−ＶＣＣ１）が−ＶＴより大きく、かつＶＴ未満で
ある領域Ｂでは、ＰチャンネルＭＯＳ型電界効果トラン
ジスタ１０４は、そのゲートの電位とソースの電位との
差がＶＴ未満になるために、非導通状態になり、Ｐチャ
ンネルＭＯＳ型電界効果トランジスタ１０５も、そのゲ
ートの電位とソースの電位との差が同じくＶＴ未満にな
るために、非導通状態になる。その結果、出力端子１０
３の電位が一意的に定まらない。ただし、出力端子１０
３の電位が、ＰチャンネルＭＯＳ型電界効果トランジス
タ１０４もしくはＰチャンネルＭＯＳ型電界効果トラン
ジスタ１０５のゲートの電位に比べて、ＶＴ以上高い場
合には、ＰチャンネルＭＯＳ型電界効果トランジスタ１
０４もしくはＰチャンネルＭＯＳ型電界効果トランジス
タ１０５が導通状態になり、出力端子１０３の電位が低
下する。このため、出力端子１０３の電位は、Ｐチャン
ネルＭＯＳ型電界効果トランジスタ１０４もしくはＰチ
ャンネルＭＯＳ型電界効果トランジスタ１０５のゲート
電位に比べて、ＶＴ以上には高くならない。また、出力
端子１０３の電位が、ＰチャンネルＭＯＳ型電界効果ト
ランジスタ１０４もしくはＰチャンネルＭＯＳ型電界効
果トランジスタ１０５のソースの電位に比べて、ＶＰ以
上に低い場合には、ＰチャンネルＭＯＳ型電界効果トラ
ンジスタ１０４もしくはＰチャンネルＭＯＳ型電界効果
トランジスタ１０５のソースと半導体基板との間がＰＮ
接合の順方向に電圧が印加される。このため、出力端子
１０３の電位が上昇する。出力端子１０３の電位は、Ｐ
チャンネルＭＯＳ型電界効果トランジスタ１０４もしく
はＰチャンネルＭＯＳ型電界効果トランジスタ１０５の
ソースの電位に比べて、ＶＰ以上には低くならない。す
なわち、 ＶＣＣ２≦ＶＣＣ１のとき ＶＣＣ１−ＶＰ≦ＶＯ≦ＶＣＣ２＋ＶＴ −ＶＰ≦ＶＯ−ＶＣＣ１≦ＶＣＣ２−ＶＣＣ１＋ＶＴ ＶＣＣ２＞ＶＣＣ１のとき ＶＣＣ２−ＶＰ≦ＶＯ≦ＶＣＣ１＋ＶＴ ＶＣＣ２−ＶＣＣ１−ＶＰ≦ＶＯ−ＶＣＣ１≦ＶＴ となり、図１の領域Ｂの特性が得られる。
【００４０】入力端子１０１，１０２間の電位差（ＶＣ
Ｃ２−ＶＣＣ１）がＶＴ以上である領域Ｃでは、Ｐチャ
ンネルＭＯＳ型電界効果トランジスタ１０４は、そのゲ
ートの電位がソースの電位より高くなるために、非導通
状態になる。一方、ＰチャンネルＭＯＳ型電界効果トラ
ンジスタ１０５は、そのゲートの電位がソースの電位よ
りＶＴ以上に低くなるために、導通状態になる。その結
果、導通状態となっているＰチャンネルＭＯＳ型電界効
果トランジスタ１０５を経由して、入力端子１０２の電
位が出力端子１０３に現れる。すなわち、 ＶＯ＝ＶＣＣ２ ＶＯ−ＶＣＣ１＝ＶＣＣ２−ＶＣＣ１ となり、図１の領域Ｃの特性が得られる。
Ｃ２−ＶＣＣ１）がＶＴ以上である領域Ｃでは、Ｐチャ
ンネルＭＯＳ型電界効果トランジスタ１０４は、そのゲ
ートの電位がソースの電位より高くなるために、非導通
状態になる。一方、ＰチャンネルＭＯＳ型電界効果トラ
ンジスタ１０５は、そのゲートの電位がソースの電位よ
りＶＴ以上に低くなるために、導通状態になる。その結
果、導通状態となっているＰチャンネルＭＯＳ型電界効
果トランジスタ１０５を経由して、入力端子１０２の電
位が出力端子１０３に現れる。すなわち、 ＶＯ＝ＶＣＣ２ ＶＯ−ＶＣＣ１＝ＶＣＣ２−ＶＣＣ１ となり、図１の領域Ｃの特性が得られる。
【００４１】以上が図１に示した本発明の電源選択回路
の動作説明である。上記から明らかなように本発明の電
源選択回路は、従来必要であった電圧検知回路を備える
必要がない。このため、貫通電流も流す必要がない。す
なわち、本発明によれば、入力端子１０１，１０２のい
ずれか高い方の電位を出力端子１０３に取り出すことが
できる。
の動作説明である。上記から明らかなように本発明の電
源選択回路は、従来必要であった電圧検知回路を備える
必要がない。このため、貫通電流も流す必要がない。す
なわち、本発明によれば、入力端子１０１，１０２のい
ずれか高い方の電位を出力端子１０３に取り出すことが
できる。
【００４２】図３は、図１の電源選択回路を複数段用い
て構成した電源選択回路である。第一の電源選択回路３
０１は、入力端子３０２と入力端子３０３と出力端子３
０４を備えている。第二の電源選択回路３０５は、入力
端子３０６と入力端子３０７と出力端子３０８を備えて
いる。第三の電源選択回路３０９は、入力端子３１０と
入力端子３１１と出力端子３１２を備えている。第一の
電源選択回路３０１の出力端子３０４を第三の電源選択
回路３０９の入力端子３１０に接続し、第二の電源選択
回路３０５の出力端子３０８を第三の電源選択回路３０
９の入力端子３１１に接続してある。
て構成した電源選択回路である。第一の電源選択回路３
０１は、入力端子３０２と入力端子３０３と出力端子３
０４を備えている。第二の電源選択回路３０５は、入力
端子３０６と入力端子３０７と出力端子３０８を備えて
いる。第三の電源選択回路３０９は、入力端子３１０と
入力端子３１１と出力端子３１２を備えている。第一の
電源選択回路３０１の出力端子３０４を第三の電源選択
回路３０９の入力端子３１０に接続し、第二の電源選択
回路３０５の出力端子３０８を第三の電源選択回路３０
９の入力端子３１１に接続してある。
【００４３】このように構成すると、第一の電源選択回
路３０１の入力端子３０２と、その入力端子３０３と、
第二の電源選択回路３０５の入力端子３０６と、その入
力端子３０７とのうちのもっとも高い電位を第三の電源
選択回路３０９の出力端子３１２に伝達することができ
る。
路３０１の入力端子３０２と、その入力端子３０３と、
第二の電源選択回路３０５の入力端子３０６と、その入
力端子３０７とのうちのもっとも高い電位を第三の電源
選択回路３０９の出力端子３１２に伝達することができ
る。
【００４４】図４は、図１の電源選択回路におけるＰチ
ャンネルＭＯＳ型電界効果トランジスタ１０４，１０５
をＮチャンネルＭＯＳ型トランジスタ４０４，４０５に
それぞれ置き換えた構成の電源選択回路である。このよ
うに構成すると、入力端子４０１，４０２のうちのいず
れか低い方の電位を出力端子４０３に伝達することがで
きる。
ャンネルＭＯＳ型電界効果トランジスタ１０４，１０５
をＮチャンネルＭＯＳ型トランジスタ４０４，４０５に
それぞれ置き換えた構成の電源選択回路である。このよ
うに構成すると、入力端子４０１，４０２のうちのいず
れか低い方の電位を出力端子４０３に伝達することがで
きる。
【００４５】請求項３に対応する一実施例の電源選択回
路について、図面を参照しながら説明する。
路について、図面を参照しながら説明する。
【００４６】図５は、図１の電源選択回路におけるＰチ
ャンネルＭＯＳ型電界効果トランジスタ１０４，１０５
の基板電位を出力端子と接続させない構成のものであ
る。入力端子５０１，５０２の電位よりも高い電位が得
られるときには、その得られる高い電位をＰチャンネル
ＭＯＳ型電界効果トランジスタ５０４，５０５の基板電
位に接続し、出力端子５０３をＰチャンネルＭＯＳ型電
界効果トランジスタ５０４，５０５の基板電位に接続す
る必要はない。
ャンネルＭＯＳ型電界効果トランジスタ１０４，１０５
の基板電位を出力端子と接続させない構成のものであ
る。入力端子５０１，５０２の電位よりも高い電位が得
られるときには、その得られる高い電位をＰチャンネル
ＭＯＳ型電界効果トランジスタ５０４，５０５の基板電
位に接続し、出力端子５０３をＰチャンネルＭＯＳ型電
界効果トランジスタ５０４，５０５の基板電位に接続す
る必要はない。
【００４７】図５において、５０１は第一の電源電位Ｖ
ＣＣ１を供給する入力端子、５０２は第二の電源電位Ｖ
ＣＣ２を供給する入力端子、５０３は選択された電位Ｖ
Ｏが出力される出力端子、５０４，５０５はＰチャンネ
ルＭＯＳ型電界効果トランジスタである。
ＣＣ１を供給する入力端子、５０２は第二の電源電位Ｖ
ＣＣ２を供給する入力端子、５０３は選択された電位Ｖ
Ｏが出力される出力端子、５０４，５０５はＰチャンネ
ルＭＯＳ型電界効果トランジスタである。
【００４８】図６は、図５の回路動作を示す入出力端子
特性である。図６の横軸は入力端子５０１，５０２間の
電位差（ＶＣＣ２−ＶＣＣ１）で、縦軸は入力端子５０
１と出力端子５０３の電位差（ＶＯ−ＶＣＣ１）であ
る。図５中のＶＴは、ＰチャンネルＭＯＳ型電界効果ト
ランジスタ５０４，５０５のしきい値電圧である。以
下、ＰチャンネルＭＯＳ型電界効果トランジスタ５０
４，５０５のしきい値電圧をＶＴとする。ＶＰはＰチャ
ンネルＭＯＳ型電界効果トランジスタ５０４，５０５の
ソースと半導体基板（図示せず）との間におけるＰＮ接
合のビルトインポテンシャルである。以下、Ｐチャンネ
ルＭＯＳ型電界効果トランジスタ５０４，５０５のソー
スと基板との間におけるＰＮ接合のビルトインポテンシ
ャルをＶＰとする。入力端子５０１，５０２間の電位差
（ＶＣＣ２−ＶＣＣ１）が−ＶＴ以下である領域を領域
Ａとし、それが−ＶＴより大きくＶＴ未満である領域を
領域Ｂとし、さらにそれがＶＴ以上である領域を領域Ｃ
とする。
特性である。図６の横軸は入力端子５０１，５０２間の
電位差（ＶＣＣ２−ＶＣＣ１）で、縦軸は入力端子５０
１と出力端子５０３の電位差（ＶＯ−ＶＣＣ１）であ
る。図５中のＶＴは、ＰチャンネルＭＯＳ型電界効果ト
ランジスタ５０４，５０５のしきい値電圧である。以
下、ＰチャンネルＭＯＳ型電界効果トランジスタ５０
４，５０５のしきい値電圧をＶＴとする。ＶＰはＰチャ
ンネルＭＯＳ型電界効果トランジスタ５０４，５０５の
ソースと半導体基板（図示せず）との間におけるＰＮ接
合のビルトインポテンシャルである。以下、Ｐチャンネ
ルＭＯＳ型電界効果トランジスタ５０４，５０５のソー
スと基板との間におけるＰＮ接合のビルトインポテンシ
ャルをＶＰとする。入力端子５０１，５０２間の電位差
（ＶＣＣ２−ＶＣＣ１）が−ＶＴ以下である領域を領域
Ａとし、それが−ＶＴより大きくＶＴ未満である領域を
領域Ｂとし、さらにそれがＶＴ以上である領域を領域Ｃ
とする。
【００４９】以下に図５に示す実施例の回路動作を図６
を参照して説明する。入力端子５０１，５０２間の電位
差（ＶＣＣ２−ＶＣＣ１）が−ＶＴ以下である領域Ａで
は、ＰチャンネルＭＯＳ型電界効果トランジスタ５０４
は、そのゲートの電位がソースの電位よりＶＴ以上に低
くなるために、導通状態になる。このとき、Ｐチャンネ
ルＭＯＳ型電界効果トランジスタ５０５のゲートの電位
はソースの電位より高くなるために非導通状態になる。
その結果、導通状態となっているＰチャンネルＭＯＳ型
電界効果トランジスタ５０４を経由して入力端子５０１
の電位が出力端子５０３に現れる。すなわち ＶＯ＝ＶＣＣ１ ＶＯ−ＶＣＣ１＝０ となり、図６の領域Ａの特性が得られる。
を参照して説明する。入力端子５０１，５０２間の電位
差（ＶＣＣ２−ＶＣＣ１）が−ＶＴ以下である領域Ａで
は、ＰチャンネルＭＯＳ型電界効果トランジスタ５０４
は、そのゲートの電位がソースの電位よりＶＴ以上に低
くなるために、導通状態になる。このとき、Ｐチャンネ
ルＭＯＳ型電界効果トランジスタ５０５のゲートの電位
はソースの電位より高くなるために非導通状態になる。
その結果、導通状態となっているＰチャンネルＭＯＳ型
電界効果トランジスタ５０４を経由して入力端子５０１
の電位が出力端子５０３に現れる。すなわち ＶＯ＝ＶＣＣ１ ＶＯ−ＶＣＣ１＝０ となり、図６の領域Ａの特性が得られる。
【００５０】入力端子５０１，５０２間の電位差（ＶＣ
Ｃ２−ＶＣＣ１）が−ＶＴより大きく、かつＶＴ未満で
ある領域Ｂでは、ＰチャンネルＭＯＳ型電界効果トラン
ジスタ５０４は、そのゲートの電位とソースの電位との
差がＶＴ未満になるために、非導通状態になり、Ｐチャ
ンネルＭＯＳ型電界効果トランジスタ５０５も、そのゲ
ートの電位とソースの電位との差がＶＴ未満になるため
に、非導通状態になる。その結果、出力端子５０３の電
位が定まらない。ただし、出力端子５０３の電位が、Ｐ
チャンネルＭＯＳ型電界効果トランジスタ５０４もしく
はＰチャンネルＭＯＳ型電界効果トランジスタ５０５の
ゲートの電位に比べて、ＶＴ以上高い場合には、Ｐチャ
ンネルＭＯＳ型電界効果トランジスタ５０４もしくはＰ
チャンネルＭＯＳ型電界効果トランジスタ５０５が導通
状態になり、出力端子５０３の電位が低下する。このた
め、出力端子５０３の電位は、ＰチャンネルＭＯＳ型電
界効果トランジスタ５０４もしくはＰチャンネルＭＯＳ
型電界効果トランジスタ５０５のゲート電位に比べて、
ＶＴ以上に高くならない。すなわち、 ＶＣＣ２≦ＶＣＣ１のとき ＶＯ≦ＶＣＣ２＋ＶＴ ＶＯ−ＶＣＣ１≦ＶＣＣ２−ＶＣＣ１＋ＶＴ ＶＣＣ２＞ＶＣＣ１のとき ＶＯ≦ＶＣＣ１＋ＶＴ ＶＯ−ＶＣＣ１≦ＶＴ となり、図６の領域Ｂの特性が得られる。
Ｃ２−ＶＣＣ１）が−ＶＴより大きく、かつＶＴ未満で
ある領域Ｂでは、ＰチャンネルＭＯＳ型電界効果トラン
ジスタ５０４は、そのゲートの電位とソースの電位との
差がＶＴ未満になるために、非導通状態になり、Ｐチャ
ンネルＭＯＳ型電界効果トランジスタ５０５も、そのゲ
ートの電位とソースの電位との差がＶＴ未満になるため
に、非導通状態になる。その結果、出力端子５０３の電
位が定まらない。ただし、出力端子５０３の電位が、Ｐ
チャンネルＭＯＳ型電界効果トランジスタ５０４もしく
はＰチャンネルＭＯＳ型電界効果トランジスタ５０５の
ゲートの電位に比べて、ＶＴ以上高い場合には、Ｐチャ
ンネルＭＯＳ型電界効果トランジスタ５０４もしくはＰ
チャンネルＭＯＳ型電界効果トランジスタ５０５が導通
状態になり、出力端子５０３の電位が低下する。このた
め、出力端子５０３の電位は、ＰチャンネルＭＯＳ型電
界効果トランジスタ５０４もしくはＰチャンネルＭＯＳ
型電界効果トランジスタ５０５のゲート電位に比べて、
ＶＴ以上に高くならない。すなわち、 ＶＣＣ２≦ＶＣＣ１のとき ＶＯ≦ＶＣＣ２＋ＶＴ ＶＯ−ＶＣＣ１≦ＶＣＣ２−ＶＣＣ１＋ＶＴ ＶＣＣ２＞ＶＣＣ１のとき ＶＯ≦ＶＣＣ１＋ＶＴ ＶＯ−ＶＣＣ１≦ＶＴ となり、図６の領域Ｂの特性が得られる。
【００５１】入力端子５０１，５０２間の電位差（ＶＣ
Ｃ２−ＶＣＣ１）がＶＴ以上である領域Ｃでは、Ｐチャ
ンネルＭＯＳ型電界効果トランジスタ５０４は、そのゲ
ートの電位がソースの電位より高くなるために、非導通
状態になる。一方、ＰチャンネルＭＯＳ型電界効果トラ
ンジスタ５０５は、そのゲートの電位がソースの電位よ
りＶＴ以上に低くなるために、導通状態になる。その結
果、導通状態となっているＰチャンネルＭＯＳ型電界効
果トランジスタ５０５を経由して、入力端子５０２の電
位が出力端子５０３に現れる。すなわち、 ＶＯ＝ＶＣＣ２ ＶＯ−ＶＣＣ１＝ＶＣＣ２−ＶＣＣ１ となり、図６の領域Ｃの特性が得られる。
Ｃ２−ＶＣＣ１）がＶＴ以上である領域Ｃでは、Ｐチャ
ンネルＭＯＳ型電界効果トランジスタ５０４は、そのゲ
ートの電位がソースの電位より高くなるために、非導通
状態になる。一方、ＰチャンネルＭＯＳ型電界効果トラ
ンジスタ５０５は、そのゲートの電位がソースの電位よ
りＶＴ以上に低くなるために、導通状態になる。その結
果、導通状態となっているＰチャンネルＭＯＳ型電界効
果トランジスタ５０５を経由して、入力端子５０２の電
位が出力端子５０３に現れる。すなわち、 ＶＯ＝ＶＣＣ２ ＶＯ−ＶＣＣ１＝ＶＣＣ２−ＶＣＣ１ となり、図６の領域Ｃの特性が得られる。
【００５２】以上の説明は図５に示した電源選択回路の
基本動作を示す。従来に比べて電圧検知回路が不要な点
で特徴を有する。このため、入力端子５０１，５０２の
いずれか高い方の電位を無駄な電流を流すまでもなく出
力端子５０３に取り出すことができる。
基本動作を示す。従来に比べて電圧検知回路が不要な点
で特徴を有する。このため、入力端子５０１，５０２の
いずれか高い方の電位を無駄な電流を流すまでもなく出
力端子５０３に取り出すことができる。
【００５３】なお、図５のＰチャンネルＭＯＳ型電界効
果トランジスタ５０４，５０５をＮチャンネルＭＯＳ型
電界効果トランジスタに置き換えることにより、入力端
子５０１，５０２のいずれか低い方の電位を出力端子５
０３に伝達し、入力端子５０１，５０２の電位を同じに
することにより出力端子５０３の電位が上がっても、入
力端子５０１，５０２に対して影響を与えない回路を構
成することができる。
果トランジスタ５０４，５０５をＮチャンネルＭＯＳ型
電界効果トランジスタに置き換えることにより、入力端
子５０１，５０２のいずれか低い方の電位を出力端子５
０３に伝達し、入力端子５０１，５０２の電位を同じに
することにより出力端子５０３の電位が上がっても、入
力端子５０１，５０２に対して影響を与えない回路を構
成することができる。
【００５４】またなお、図５の電源選択回路を図３のよ
うに多段接続することも可能である。
うに多段接続することも可能である。
【００５５】次に、請求項４，５に対応する一実施例に
ついて、図面を参照しながら説明する。
ついて、図面を参照しながら説明する。
【００５６】図７は本実施例のブロック図である。図７
において、７０１は電源電位ＶＣＣを供給する電圧源、
７０２は入力端子、７０３，７０４は端子、７０５は出
力端子、７０６は従来例で説明した図１３で示されるよ
うな回路構成を持つ昇圧回路、７０７は図１で示される
ような回路構成を持つ電源選択回路、７０８は従来例で
説明した図１５で示されるような回路構成を持つデコー
ダー群である。
において、７０１は電源電位ＶＣＣを供給する電圧源、
７０２は入力端子、７０３，７０４は端子、７０５は出
力端子、７０６は従来例で説明した図１３で示されるよ
うな回路構成を持つ昇圧回路、７０７は図１で示される
ような回路構成を持つ電源選択回路、７０８は従来例で
説明した図１５で示されるような回路構成を持つデコー
ダー群である。
【００５７】図８は図７の昇圧回路の動作を示すタイム
チャートである。以下に図７に示す実施例の回路動作を
図８を参照して説明する。
チャートである。以下に図７に示す実施例の回路動作を
図８を参照して説明する。
【００５８】初期状態として入力端子７０２には接地電
位０Ｖが印加され、デコーダー群７０８の信号線にも接
地電位０Ｖが印加されている状態を考える。端子７０３
には電源電位の０.７Ｖ程度（物理的に決定されるダイ
オードの電圧降下）低い電位になる。電源選択回路７０
７は二つの入力端子の高い方の電圧を出力するので、端
子７０４は電源電位ＶＣＣになる。いまデコーダー群７
０８の信号線が全て０Ｖなので、出力端子７０５には接
地電位０Ｖが出力されている。
位０Ｖが印加され、デコーダー群７０８の信号線にも接
地電位０Ｖが印加されている状態を考える。端子７０３
には電源電位の０.７Ｖ程度（物理的に決定されるダイ
オードの電圧降下）低い電位になる。電源選択回路７０
７は二つの入力端子の高い方の電圧を出力するので、端
子７０４は電源電位ＶＣＣになる。いまデコーダー群７
０８の信号線が全て０Ｖなので、出力端子７０５には接
地電位０Ｖが出力されている。
【００５９】この状態で入力端子７０２の電位を電源電
位ＶＣＣに変化させると、端子７０３の電位はＶＣＣ以
上になる。以下このときの端子７０３の電位をＶＢＴと
する、その結果電源選択回路７０７は高い方の電位であ
る端子７０３の電位ＶＢＴを端子７０４に出力する。次
にデコーダー群７０８の信号の内一つが選択されると端
子７０４の電位ＶＢＴが出力端子７０５に出力される。
ただし、このときデコーダー群７０８の内部で貫通電流
が流れるために端子７０３，７０４の電位は低下してし
まう。以下この低下したときの端子７０３，７０４の電
位をＶＢＤとする。
位ＶＣＣに変化させると、端子７０３の電位はＶＣＣ以
上になる。以下このときの端子７０３の電位をＶＢＴと
する、その結果電源選択回路７０７は高い方の電位であ
る端子７０３の電位ＶＢＴを端子７０４に出力する。次
にデコーダー群７０８の信号の内一つが選択されると端
子７０４の電位ＶＢＴが出力端子７０５に出力される。
ただし、このときデコーダー群７０８の内部で貫通電流
が流れるために端子７０３，７０４の電位は低下してし
まう。以下この低下したときの端子７０３，７０４の電
位をＶＢＤとする。
【００６０】最後に入力端子７０２の電位を接地電位０
Ｖに戻すと、端子７０３，７０４の電位がＶＢＴからＶ
ＢＤまで低下していたために、端子７０３の電位は初期
状態の端子７０３の電位（ＶＣＣ−０.７Ｖ）に比べて
低くなってしまう。しかし、電圧源７０１の電位は電源
電位ＶＣＣであるので、電源選択回路７０７は高い方の
電位である電源電位ＶＣＣを端子７０４に出力する。そ
の結果デコーダー群７０８への入力電源電位が低下する
ことは起こらない。
Ｖに戻すと、端子７０３，７０４の電位がＶＢＴからＶ
ＢＤまで低下していたために、端子７０３の電位は初期
状態の端子７０３の電位（ＶＣＣ−０.７Ｖ）に比べて
低くなってしまう。しかし、電圧源７０１の電位は電源
電位ＶＣＣであるので、電源選択回路７０７は高い方の
電位である電源電位ＶＣＣを端子７０４に出力する。そ
の結果デコーダー群７０８への入力電源電位が低下する
ことは起こらない。
【００６１】また図７の電圧源７０１を昇圧回路７０６
で置き換えて、交互に昇圧回路を動作させても同様の効
果が得られ、なおかつ、交互に動かす為に昇圧回路の静
止状態の時間をとれるので、昇圧回路の昇圧電位が十分
得られなくなってしまうということも起こらない。
で置き換えて、交互に昇圧回路を動作させても同様の効
果が得られ、なおかつ、交互に動かす為に昇圧回路の静
止状態の時間をとれるので、昇圧回路の昇圧電位が十分
得られなくなってしまうということも起こらない。
【００６２】次に、請求項６に対応する一実施例につい
て、図面を参照しながら説明する。図９において、９０
１は第一の電源電位ＶＣＣを供給する電圧源、９０２は
電圧源９０１を電源として用いるＶＣＣ系内部回路、９
０３は第二の電源電位ＶＰＰを供給する電圧源であり、
なおかつ内部信号としても用いられることのある電圧源
兼信号線である。９０４は二つの入力端子をそれぞれ電
圧源９０１と電圧源兼信号線９０３に接続した、図１で
示されるような電源選択回路、９０５は電源選択回路９
０４の出力を回路の電源電圧として使用するＶＰＰ系内
部回路である。９０６は半導体不揮発性メモリー、９０
７は半導体不揮発性メモリーのセルアレイ、９０８はＶ
ＣＣ系内部回路９０２とＶＰＰ系内部回路９０５との間
の信号線群、９０９はＶＣＣ系内部回路９０２とセルア
レイ９０７との間の信号線群、９１０はセルアレイ９０
７とＶＰＰ系内部回路９０５との間の信号線群である。
て、図面を参照しながら説明する。図９において、９０
１は第一の電源電位ＶＣＣを供給する電圧源、９０２は
電圧源９０１を電源として用いるＶＣＣ系内部回路、９
０３は第二の電源電位ＶＰＰを供給する電圧源であり、
なおかつ内部信号としても用いられることのある電圧源
兼信号線である。９０４は二つの入力端子をそれぞれ電
圧源９０１と電圧源兼信号線９０３に接続した、図１で
示されるような電源選択回路、９０５は電源選択回路９
０４の出力を回路の電源電圧として使用するＶＰＰ系内
部回路である。９０６は半導体不揮発性メモリー、９０
７は半導体不揮発性メモリーのセルアレイ、９０８はＶ
ＣＣ系内部回路９０２とＶＰＰ系内部回路９０５との間
の信号線群、９０９はＶＣＣ系内部回路９０２とセルア
レイ９０７との間の信号線群、９１０はセルアレイ９０
７とＶＰＰ系内部回路９０５との間の信号線群である。
【００６３】ＶＰＰ系内部回路９０５を第二の電源電位
ＶＰＰで動作させなければならないときには、電圧源兼
信号線９０３は第二の電源電位ＶＰＰを出力する。電源
選択回路９０４は二つの入力の高い方の電圧を出力する
ので第二の電源電位ＶＰＰを出力し、ＶＰＰ系内部回路
９０５を動かす。ＶＰＰ系内部回路９０５を第一の電源
電位ＶＣＣで動作させなくてはいけないときには、電圧
源兼信号線９０３は第一の電源電位ＶＣＣまたは接地電
位０Ｖを出力する。電源選択回路９０４は二つの入力の
高い方の電圧を出力するので第一の電源電位ＶＣＣを出
力し、ＶＰＰ系内部回路９０５を動かす。電圧源兼信号
線９０３が接地電位０Ｖを出力すると、電源選択回路９
０４は二つの入力の高い方の電圧を出力するので第一の
電源電位ＶＣＣを出力し、ＶＰＰ系内部回路９０５は動
作できる。
ＶＰＰで動作させなければならないときには、電圧源兼
信号線９０３は第二の電源電位ＶＰＰを出力する。電源
選択回路９０４は二つの入力の高い方の電圧を出力する
ので第二の電源電位ＶＰＰを出力し、ＶＰＰ系内部回路
９０５を動かす。ＶＰＰ系内部回路９０５を第一の電源
電位ＶＣＣで動作させなくてはいけないときには、電圧
源兼信号線９０３は第一の電源電位ＶＣＣまたは接地電
位０Ｖを出力する。電源選択回路９０４は二つの入力の
高い方の電圧を出力するので第一の電源電位ＶＣＣを出
力し、ＶＰＰ系内部回路９０５を動かす。電圧源兼信号
線９０３が接地電位０Ｖを出力すると、電源選択回路９
０４は二つの入力の高い方の電圧を出力するので第一の
電源電位ＶＣＣを出力し、ＶＰＰ系内部回路９０５は動
作できる。
【００６４】このように、ＶＣＣ系内部回路９０２とＶ
ＰＰ系内部回路９０５をともに第一の電源電位ＶＣＣで
動作させるときにも、電圧源９０１に第一の電源電位Ｖ
ＣＣを出力していれば、電圧源兼信号線９０３には第一
の電源電位ＶＣＣを出力する必要はなく、接地電位０Ｖ
と第一の電源電位ＶＣＣの任意の電位を出力し、信号線
としても用いることができる。
ＰＰ系内部回路９０５をともに第一の電源電位ＶＣＣで
動作させるときにも、電圧源９０１に第一の電源電位Ｖ
ＣＣを出力していれば、電圧源兼信号線９０３には第一
の電源電位ＶＣＣを出力する必要はなく、接地電位０Ｖ
と第一の電源電位ＶＣＣの任意の電位を出力し、信号線
としても用いることができる。
【００６５】次に、請求項７に対応する一実施例につい
て、図面を参照しながら説明する。図１０は本実施例の
回路図である。図１０において、１００１は第一の入力
端子、１００２は第二の入力端子、１００３は入力端子
１００２を入力に持つインバータである。１００４は図
１で示されるような電源選択回路（ただし各Ｐチャンネ
ルＭＯＳ型電界効果トランジスタの基板は出力端子とは
接続されていない）で、二つの入力端子をそれぞれ入力
端子１００１と入力端子１００２に接続している。１０
０５は図４で示されるような電源選択回路（ただし各Ｎ
チャンネルＭＯＳ型電界効果トランジスタの基板は出力
端子とは接続されていない）で、二つの入力端子を入力
端子１００１とインバータ１００３の出力に接続してい
る。１００６は出力端子で電源選択回路１００４と電源
選択回路１００５の出力端子に接続している。
て、図面を参照しながら説明する。図１０は本実施例の
回路図である。図１０において、１００１は第一の入力
端子、１００２は第二の入力端子、１００３は入力端子
１００２を入力に持つインバータである。１００４は図
１で示されるような電源選択回路（ただし各Ｐチャンネ
ルＭＯＳ型電界効果トランジスタの基板は出力端子とは
接続されていない）で、二つの入力端子をそれぞれ入力
端子１００１と入力端子１００２に接続している。１０
０５は図４で示されるような電源選択回路（ただし各Ｎ
チャンネルＭＯＳ型電界効果トランジスタの基板は出力
端子とは接続されていない）で、二つの入力端子を入力
端子１００１とインバータ１００３の出力に接続してい
る。１００６は出力端子で電源選択回路１００４と電源
選択回路１００５の出力端子に接続している。
【００６６】図１０の回路動作について説明する。まず
入力端子１００１と入力端子１００２がともに接地電位
０Ｖのときには、電源選択回路１００４は二つの入力端
子がともに接地電位０Ｖなので出力端子１００６への電
位の出力はない。インバータ１００３は入力が接地電位
０Ｖなので電源電位ＶＣＣを出力する。電源選択回路１
００５の二つの入力端子が接地電位０Ｖと電源電位ＶＣ
Ｃなので、低い方の電位である接地電位０Ｖを出力端子
１００６に出力する。その結果、出力端子１００６の電
位は接地電位０Ｖになる。
入力端子１００１と入力端子１００２がともに接地電位
０Ｖのときには、電源選択回路１００４は二つの入力端
子がともに接地電位０Ｖなので出力端子１００６への電
位の出力はない。インバータ１００３は入力が接地電位
０Ｖなので電源電位ＶＣＣを出力する。電源選択回路１
００５の二つの入力端子が接地電位０Ｖと電源電位ＶＣ
Ｃなので、低い方の電位である接地電位０Ｖを出力端子
１００６に出力する。その結果、出力端子１００６の電
位は接地電位０Ｖになる。
【００６７】つぎに入力端子１００１が接地電位０Ｖで
入力端子１００２が電源電位ＶＣＣのときには、電源選
択回路１００４は二つの入力端子が接地電位０Ｖと電源
電位ＶＣＣなので、高い方の電位である電源電位ＶＣＣ
を出力端子１００６に出力する。インバータ１００３は
入力が電源電位ＶＣＣなので接地電位０Ｖを出力する。
電源選択回路１００５の二つの入力端子がともに接地電
位０Ｖなので出力端子１００６への電位の出力はない。
その結果、出力端子１００６の電位は電源電位ＶＣＣに
なる。
入力端子１００２が電源電位ＶＣＣのときには、電源選
択回路１００４は二つの入力端子が接地電位０Ｖと電源
電位ＶＣＣなので、高い方の電位である電源電位ＶＣＣ
を出力端子１００６に出力する。インバータ１００３は
入力が電源電位ＶＣＣなので接地電位０Ｖを出力する。
電源選択回路１００５の二つの入力端子がともに接地電
位０Ｖなので出力端子１００６への電位の出力はない。
その結果、出力端子１００６の電位は電源電位ＶＣＣに
なる。
【００６８】つぎに入力端子１００１が電源電位ＶＣＣ
で入力端子１００２が接地電位０Ｖのときには、電源選
択回路１００４は二つの入力端子が接地電位０Ｖと電源
電位ＶＣＣなので、高い方の電位である電源電位ＶＣＣ
を出力端子１００６に出力する。インバータ１００３は
入力が接地電位０Ｖなので電源電位ＶＣＣを出力する。
電源選択回路１００５の二つの入力端子がともに電源電
位ＶＣＣなので出力端子１００６への電位の出力はな
い。その結果、出力端子１００６の電位は電源電位ＶＣ
Ｃになる。
で入力端子１００２が接地電位０Ｖのときには、電源選
択回路１００４は二つの入力端子が接地電位０Ｖと電源
電位ＶＣＣなので、高い方の電位である電源電位ＶＣＣ
を出力端子１００６に出力する。インバータ１００３は
入力が接地電位０Ｖなので電源電位ＶＣＣを出力する。
電源選択回路１００５の二つの入力端子がともに電源電
位ＶＣＣなので出力端子１００６への電位の出力はな
い。その結果、出力端子１００６の電位は電源電位ＶＣ
Ｃになる。
【００６９】つぎに入力端子１００１と入力端子１００
２がともに電源電位ＶＣＣのときには、電源選択回路１
００４は二つの入力端子がともに電源電位ＶＣＣなので
出力端子１００６への電位の出力はない。インバータ１
００３は入力が電源電位ＶＣＣなので接地電位０Ｖを出
力する。電源選択回路１００５の二つの入力端子が接地
電位０Ｖと電源電位ＶＣＣなので、低い方の電位である
接地電位０Ｖを出力端子１００６に出力する。その結
果、出力端子１００６の電位は接地電位０Ｖになる。
２がともに電源電位ＶＣＣのときには、電源選択回路１
００４は二つの入力端子がともに電源電位ＶＣＣなので
出力端子１００６への電位の出力はない。インバータ１
００３は入力が電源電位ＶＣＣなので接地電位０Ｖを出
力する。電源選択回路１００５の二つの入力端子が接地
電位０Ｖと電源電位ＶＣＣなので、低い方の電位である
接地電位０Ｖを出力端子１００６に出力する。その結
果、出力端子１００６の電位は接地電位０Ｖになる。
【００７０】以上のようにインバータ１００３を構成す
る２個のトランジスタも含んで併せて６個のトランジス
タで、入力端子１００１と入力端子１００２の排他的論
理和の出力を出力端子１００６に出力することが出来
る。
る２個のトランジスタも含んで併せて６個のトランジス
タで、入力端子１００１と入力端子１００２の排他的論
理和の出力を出力端子１００６に出力することが出来
る。
【００７１】なお、電源選択回路１００４と電源選択回
路１００５を入れ換えることにより、排他的論理和の否
定も６個のトランジスタだけで構成することができる。
路１００５を入れ換えることにより、排他的論理和の否
定も６個のトランジスタだけで構成することができる。
【００７２】なお、図１０，１１において電源選択回路
１００４，１００５の入力端子の接続は、論理が反転し
なければ特に規定するものではなく任意に構成できる。
１００４，１００５の入力端子の接続は、論理が反転し
なければ特に規定するものではなく任意に構成できる。
【００７３】
【発明の効果】第一の発明の電源選択回路は、電源選択
切り替え時に貫通電流を流す必要がない。
切り替え時に貫通電流を流す必要がない。
【００７４】第二の発明の電源選択回路は、昇圧終了時
の出力電位の変動を抑えることができる。
の出力電位の変動を抑えることができる。
【００７５】第三の発明の電源選択回路は、昇圧終了時
の出力電位の変動を抑え、かつ昇圧電位の低下も抑える
ことが実現できる。
の出力電位の変動を抑え、かつ昇圧電位の低下も抑える
ことが実現できる。
【００７６】第四の発明の電源選択回路は、第二の電源
端子をそのまま信号端子として利用することができる。
端子をそのまま信号端子として利用することができる。
【００７７】第五の発明の電源選択回路は素子数の少な
い排他的論理和回路または排他的論理和の否定が実現で
きる。
い排他的論理和回路または排他的論理和の否定が実現で
きる。
【図１】第一の発明の実施例における電源選択回路の構
成を示す図
成を示す図
【図２】第一の発明の実施例における動作説明のための
入出力特性図
入出力特性図
【図３】第一の発明の実施例を複数段組み合わせて構成
した電源選択回路の構成を示す図
した電源選択回路の構成を示す図
【図４】第一の発明の他の実施例における電源選択回路
の構成を示す図
の構成を示す図
【図５】第一の発明の他の実施例における電源選択回路
の構成を示す図
の構成を示す図
【図６】第一の発明の他の実施例における動作説明のた
めの入出力端子特性図
めの入出力端子特性図
【図７】第二の発明の実施例における電源選択回路の構
成を示す図
成を示す図
【図８】第二の発明の実施例における動作説明のための
タイミング図
タイミング図
【図９】第四の発明の実施例における電源選択回路の構
成を示す図
成を示す図
【図１０】第五の発明の実施例における電源選択回路の
構成を示す図
構成を示す図
【図１１】従来例の電源選択回路の構成を示す図
【図１２】従来例の電源選択回路内に昇圧回路を含む構
成を示す図
成を示す図
【図１３】従来例の電源選択回路内の昇圧回路の構成を
示す図
示す図
【図１４】従来例の電源選択回路内の昇圧回路の動作説
明のためのタイミング図
明のためのタイミング図
【図１５】従来例の電源選択回路内のデコーダーの構成
を示す図
を示す図
【図１６】従来例の電源選択回路内の動作説明のための
タイミング図
タイミング図
【図１７】従来例の電源選択回路の構成を示す図
【図１８】従来例の電源選択回路の構成を示す図
１０１，１０２ 入力端子 １０３ 出力端子 １０４，１０５ ＰチャンネルＭＯＳ型電界効果トラン
ジスタ ３０１ 電源選択回路 ３０２，３０３ 入力端子 ３０４ 出力端子 ３０５ 電源選択回路 ３０６，３０７ 入力端子 ３０８ 出力端子 ３０９ 電源選択回路 ３１０，３１１ 入力端子 ３１２ 出力端子 ４０１，４０２ 入力端子 ４０３ 出力端子 ４０４，４０５ ＮチャンネルＭＯＳ型電界効果トラン
ジスタ ５０１，５０２ 入力端子 ５０３ 出力端子 ５０４，５０５ ＰチャンネルＭＯＳ型電界効果トラン
ジスタ ７０１ 電圧源 ７０２ 入力端子 ７０３，７０４ 端子 ７０５ 出力端子 ７０６ 昇圧回路 ７０７ 電源選択回路 ７０８ デコーダー群 ９０１ 電圧源 ９０２ ＶＣＣ系内部回路 ９０３ 電圧源兼信号線 ９０４ 電源選択回路 ９０５ ＶＰＰ系内部回路
ジスタ ３０１ 電源選択回路 ３０２，３０３ 入力端子 ３０４ 出力端子 ３０５ 電源選択回路 ３０６，３０７ 入力端子 ３０８ 出力端子 ３０９ 電源選択回路 ３１０，３１１ 入力端子 ３１２ 出力端子 ４０１，４０２ 入力端子 ４０３ 出力端子 ４０４，４０５ ＮチャンネルＭＯＳ型電界効果トラン
ジスタ ５０１，５０２ 入力端子 ５０３ 出力端子 ５０４，５０５ ＰチャンネルＭＯＳ型電界効果トラン
ジスタ ７０１ 電圧源 ７０２ 入力端子 ７０３，７０４ 端子 ７０５ 出力端子 ７０６ 昇圧回路 ７０７ 電源選択回路 ７０８ デコーダー群 ９０１ 電圧源 ９０２ ＶＣＣ系内部回路 ９０３ 電圧源兼信号線 ９０４ 電源選択回路 ９０５ ＶＰＰ系内部回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０１Ｒ 19/165 Ｈ Ｇ０５Ｆ 1/00 Ｊ Ｇ１１Ｃ 16/06 Ｈ０１Ｌ 27/04 Ｍ
Claims (7)
- 【請求項１】 第一の入力端子が第一の電界効果トラン
ジスタのソースと第二の電界効果トランジスタのゲート
とに接続され、第二の入力端子が前記第二の電界効果ト
ランジスタのソースと前記第一の電界効果トランジスタ
のゲートとに接続され、出力端子が前記第一の電界効果
トランジスタのドレインと前記第二の電界効果トランジ
スタのドレインに接続することを特徴とする電源選択回
路。 - 【請求項２】 第一の電界効果トランジスタの基板と第
二の電界効果トランジスタの基板は前記出力端子に接続
されていることを特徴とする請求項１記載の電源選択回
路。 - 【請求項３】 第一の電界効果トランジスタの基板と第
二の電界効果トランジスタの基板は前記出力端子に接続
されないことを特徴とする請求項１記載の電源選択回
路。 - 【請求項４】 第一の入力端子が第一の電界効果トラン
ジスタのソースと第二の電界効果トランジスタのゲート
とに接続され、第二の入力端子が前記第二の電界効果ト
ランジスタのソースと前記第一の電界効果トランジスタ
のゲートとに接続され、前記第一の入力端子に電圧源を
接続し、前記第二の入力端子に昇圧回路を接続し、出力
端子が前記第一の電界効果トランジスタのドレインと前
記第二の電界効果トランジスタのドレインに接続された
ことを特徴とする電源選択回路。 - 【請求項５】 第一の入力端子が第一の電界効果トラン
ジスタのソースと第二の電界効果トランジスタのゲート
とに接続され、第二の入力端子が前記第二の電界効果ト
ランジスタのソースと前記第一の電界効果トランジスタ
のゲートとに接続され、前記第一の入力端子に第一の昇
圧回路を接続し、前記第二の入力端子に第二の昇圧回路
を接続し、出力端子が前記第一の電界効果トランジスタ
のドレインと前記第二の電界効果トランジスタのドレイ
ンに接続されたことを特徴とする電源選択回路。 - 【請求項６】 第一の入力端子が第一の電界効果トラン
ジスタのソースと第二の電界効果トランジスタのゲート
とに接続され、第二の入力端子が前記第二の電界効果ト
ランジスタのソースと前記第一の電界効果トランジスタ
のゲートとに接続され、前記第一の入力端子に第一の電
圧源を接続し、前記第二の入力端子に信号入力端子とし
ても用いられる第二の電圧源を接続し、出力端子が前記
第一の電界効果トランジスタのドレインと前記第二の電
界効果トランジスタのドレインに接続されたことを特徴
とする電源選択回路。 - 【請求項７】 第一の入力端子が第一の電界効果トラン
ジスタのソースと第二の電界効果トランジスタのゲート
と第三の電界効果トランジスタのソース及び第四の電界
効果トランジスタのゲートに接続され、第二の入力端子
が前記第一の電界効果トランジスタのゲートと前記第二
の電界効果トランジスタのソースとに接続され、前記第
二の入力端子に印加される信号の極性と反転した信号が
第三の電界効果トランジスタのゲートおよび第四の電界
効果トランジスタのソースに与えられ、出力端子が前記
第一、第二、第三及び第四の電界効果トランジスタのド
レインに接続されたことを特徴とする電源選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6982995A JP3180608B2 (ja) | 1994-03-28 | 1995-03-28 | 電源選択回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-57344 | 1994-03-28 | ||
| JP5734494 | 1994-03-28 | ||
| JP6982995A JP3180608B2 (ja) | 1994-03-28 | 1995-03-28 | 電源選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07321293A true JPH07321293A (ja) | 1995-12-08 |
| JP3180608B2 JP3180608B2 (ja) | 2001-06-25 |
Family
ID=26398373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6982995A Expired - Fee Related JP3180608B2 (ja) | 1994-03-28 | 1995-03-28 | 電源選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3180608B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999054937A1 (fr) * | 1998-04-23 | 1999-10-28 | Matsushita Electric Industrial Co., Ltd. | Procede de conception d'un circuit d'alimentation et d'une microplaquette de semi-conducteur |
| JP2007267118A (ja) * | 2006-03-29 | 2007-10-11 | Citizen Holdings Co Ltd | 電源電圧選択回路 |
| US9087714B2 (en) | 2010-09-01 | 2015-07-21 | Ricoh Electronic Devices Co., Ltd. | Semiconductor integrated circuit and semiconductor integrated circuit apparatus |
| JP2017139045A (ja) * | 2016-01-19 | 2017-08-10 | 力旺電子股▲分▼有限公司 | 電力スイッチ回路 |
Families Citing this family (1)
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|---|---|---|---|---|
| KR102064958B1 (ko) * | 2019-05-31 | 2020-01-10 | 김경태 | 층간소음 방지용 매트 |
-
1995
- 1995-03-28 JP JP6982995A patent/JP3180608B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999054937A1 (fr) * | 1998-04-23 | 1999-10-28 | Matsushita Electric Industrial Co., Ltd. | Procede de conception d'un circuit d'alimentation et d'une microplaquette de semi-conducteur |
| US6460168B1 (en) | 1998-04-23 | 2002-10-01 | Matsushita Electric Industrial Co., Ltd. | Method of designing power supply circuit and semiconductor chip |
| US6684378B2 (en) | 1998-04-23 | 2004-01-27 | Matsushita Electric Industrial Co., Ltd. | Method for designing power supply circuit and semiconductor chip |
| JP2007267118A (ja) * | 2006-03-29 | 2007-10-11 | Citizen Holdings Co Ltd | 電源電圧選択回路 |
| US9087714B2 (en) | 2010-09-01 | 2015-07-21 | Ricoh Electronic Devices Co., Ltd. | Semiconductor integrated circuit and semiconductor integrated circuit apparatus |
| JP2017139045A (ja) * | 2016-01-19 | 2017-08-10 | 力旺電子股▲分▼有限公司 | 電力スイッチ回路 |
| US10096368B2 (en) | 2016-01-19 | 2018-10-09 | Ememory Technology Inc. | Power switch circuit for non-volatile memory |
| US10121550B2 (en) | 2016-01-19 | 2018-11-06 | Ememory Technology Inc. | Power switch circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3180608B2 (ja) | 2001-06-25 |
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