KR100240422B1 - 반도체 장치의 승압 회로 - Google Patents

반도체 장치의 승압 회로 Download PDF

Info

Publication number
KR100240422B1
KR100240422B1 KR1019970004863A KR19970004863A KR100240422B1 KR 100240422 B1 KR100240422 B1 KR 100240422B1 KR 1019970004863 A KR1019970004863 A KR 1019970004863A KR 19970004863 A KR19970004863 A KR 19970004863A KR 100240422 B1 KR100240422 B1 KR 100240422B1
Authority
KR
South Korea
Prior art keywords
voltage
control signal
power supply
level
supply voltage
Prior art date
Application number
KR1019970004863A
Other languages
English (en)
Other versions
KR19980068339A (ko
Inventor
백운광
이육중
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019970004863A priority Critical patent/KR100240422B1/ko
Publication of KR19980068339A publication Critical patent/KR19980068339A/ko
Application granted granted Critical
Publication of KR100240422B1 publication Critical patent/KR100240422B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Dc-Dc Converters (AREA)

Abstract

본 발명은 반도체 장치의 승압 회로(power supply voltage boosting circuit of semiconductor device)에 관한 것으로서, 외부로부터 제 1 전압 레벨의 제 1 제어 신호가 인가될 때 제 1 노드를 접지시키기 위한 로드 트랜지스터와; 외부로부터 제 2 전압 레벨의 제 2 제어 신호가 인가될 때 상기 제 1 노드로 공급 전압을 공급하기 위한 전압 공급용 트랜지스터 및; 제 2 전압 레벨의 상기 제 1 제어 신호가 인가될 때 활성화되는 복수 개의 제 1 스위치용 PMOS 트랜지스터들과, 상기 제 1 스위치용 PMOS 트랜지스터들과 번갈아 배열되며, 제 2 전압 레벨의 상기 제 2 제어 신호가 될 때 활성화되는 복수 개의 제 2 스위치용 PMOS 트랜지스터들과, 상기 제 1 스위치용 PMOS 트랜지스터들이 활성화될 때 이를 통해 전달되는 소정 레벨의 전압을 저장하기 위한 제 1 저장용 커패시터들 및, 상기 제 2 스위치용 PMOS 트랜지스터들과 상기 전원 공급용 트랜지스터가 동시에 활성화될 때, 상기 제 1 저장용 커패시터들에 의해서 유지되는 전압과 상기 전원 공급용 트랜지스터를 통해 공급되는 상기 공급 전압을 상기 제 2 스위치용 PMOS 트랜지스터들을 통해 전달 받아 저장하기 위한 제 2 저장용 커패시터들을 구비하여 소정 전압 레벨로 승압되는 상기 공급 전압을 발생하는 챠지 펌프 회로로 이루어졌다.

Description

반도체 장치의 승압 회로.(power supply voltage boosting circuit of semicondutor device)
본 발명은 반도체 장치에 관한 것으로서, 더 구체적으로는 반도체 장치의 승압 회로(power supply voltage boosting circuit of semiconductor device)에 관한 것이다.
일반적으로 LCD(liquid crystal display) 구동용 MiCOM 제품에 있어서, LCD를 구동하기 위해 다양한 바이어스 전압(bias voltage)을 필요로 한다. 현재 사용되는 LCD 구동용 바이어스 생성 회로는 이 분야에서 잘 알려진 저항 분할 방식을 이용한 전원 전압 분배기(power supply voltage divider)로서 저항을 일정한 비율로 배열하여 사용되어진다. 이러한 방식의 경우 항상 일정한 전류가 소모되는 단점이 있으며 전원 전압(VDD)이 일정한 전압 이하가 되면 사용하기가 어려워지며 또한 전원 전압(VDD)이 변화함에 따라 각 바이어스 전압이 일정 비율로 변화되어 외부 LCD 패널에 영향을 미치게 될 것이며 아울러 소비 전류도 시간에 따라 변할 것이다. 특히, LCD 구동용으로 바이어스 전압을 얻기 위해 기준 전압(reference voltage)의 2배 내지 3배의 승압 회로를 많이 사용하고 있다. 그러나, 대형 LCD 구동용 바이어스 전압을 필요로 하는 제품에서는 2배 내지 3배로 승압된 전압으로 상기 대형 LCD를 구동하기에 충분하지 않은 문제점이 생겼다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 대형 LCD를 구동하기 위해 요구되는 기준 전압(또는 전원전압)의 5배 또는 그 이상 까지 승압할 수 있는 반도체 장치의 승압 회로를 제공하는 데 있다.
도 1은 본 발명에 따른 반도체 장치의 승압 회로를 보여주는 회로도;
도 2는 본 발명에 따른 타이밍 제어 신호들의 파형을 보여주는 파형도;
도 3은 전원 전압이 1볼트로 설정될 때 본 발명에 따른 반도체 장치의 승압 회로의 저장 커패시터들에 저장되는 전압 레벨을 보여주는 파형도,
*도면의 주요 부분에 대한 부호의 설명
20 : 로드부 40 : 전압 공급부
80 : 챠지 펌프부 100 : 프리챠지부
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 외부로부터 인가되는 공급 전압을 소정 전압 레벨로 승압시키기 위한 반도체 장치의 승압 회로에 있어서, 상기 공급 전압과 접지 전압의 전달을 위한 제 1 노드와; 외부로부터 제 1 전압 레벨의 제 1 제어 신호가 인가될 때 상기 제 1 노드를 접지시키기 위한 로드 수단과; 외부로부터 제 2 전압 레벨의 제 2 제어 신호가 인가될 때 상기 제 1 노드로 상기 공급 전압을 공급하기 위한 전압 공급 수단 및; 제 2 전압 레벨의 상기 제 1 제어 신호가 인가될 때 활성화되는 복수 개의 제 1 스위치 수단들과, 상기 제 1 스위치 수단들과 번갈아 배열되며, 제 2 전압 레벨의 상기 제 2 제어 신호가 될 때 활성화되는 복수 개의 제 2 스위치 수단들과, 상기 제 1 스위치 수단들이 활성화될 때 이를 통해 전달되는 소정 레벨의 전압을 저장하기 위한 제 1 저장 수단들 및, 상기 제 2 스위치 수단들과 상기 전원 공급 수단이 동시에 활성화될 때, 상기 제 1 저장 수단들에 의해서 유지되는 전압과 상기 전원 공급 수단으로부터 공급되는 상기 공급 전압을 상기 제 2 스위치 수단들을 통해 전달 받아 저장하기 위한 제 2 저장 수단들을 구비하여 소정 전압 레벨로 승압되는 상기 공급 전압을 발생하는 챠지 펌프부를 포함한다.
이 실시예에 있어서, 상기 챠지 펌프부는; 소정 전압 레벨로 승압되는 상기 공급 전압의 출력을 위한 출력 노드와, 상기 출력 노드를 소정 레벨로 프리챠지시켜 상기 출력 노드가 플로팅되는 것을 방지하기 위한 프리챠지 수단을 부가적으로 포함한다.
이 실시예에 있어서, 상기 프리챠지 수단은; 상기 공급 전압이 인가되는 게이트 및 드레인과, 상기 출력 노드에 접속되는 소오스를 갖는 제 1 NMOS 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 로드 수단은; 상기 접지 전압이 인가되는 제 1 전원 단자와, 상기 제 1 제어 신호가 인가되는 입력단을 갖는 인버터와, 상기 인버터의 출력단에 접속되는 게이트와, 상기 제 1 노드에 접속되는 드레인 및, 상기 제 1 전원 단자에 접속되는 소오스를 갖는 제 2 NMOS 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 전압 공급 수단은; 상기 제 2 제어 신호가 인가되는 게이트와, 상기 공급 전압이 인가되는 소오스 및, 상기 제 1 노드에 접속되는 드레인을 갖는 제 1 PMOS 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 전압 공급 수단은; 상기 공급 전압이 인가되는 제 2 전원 단자와, 상기 제 1 전원 단자와 상기 제 2 전원 단자 사이에 접속되며, 상기 공급 전압에 포함되는 노이즈 성분을 제거하기 위한 바이패스 커패시터를 부가적으로 포함한다.
이 실시예에 있어서, 상기 제 1 스위치 수단들은; 상기 제 1 제어 신호가 인가되는 게이트들과, 상기 제 1 저장 수단들에 접속되는 소오스들 및, 상기 제 2 저장 수단들에 접속되는 드레인들을 갖는 제 1 스위치용 PMOS 트랜지스터들을 포함한다.
이 실시예에 있어서, 상기 제 2 스위치 수단들은; 상기 제 2 제어 신호가 인가되는 게이트들과, 상기 제 2 저장 수단들에 접속되는 소오스들 및, 상기 제 1 저장 수단들에 접속되는 드레인들을 갖는 제 2 스위치용 PMOS 트랜지스터들을 포함한다.
이 실시예에 있어서, 상기 제 1 제어 신호와 상기 제 2 제어 신호의 로우 레벨과 하이 레벨은, 상기 접지 전압의 레벨과 5배의 상기 공급 전압의 레벨로 각각 인가된다.
이 실시예에 있어서, 상기 제 1 저장 수단들은; 일 단자가 상기 제 1 노드에 접속되고, 타 단자가 상기 제 1 스위치용 PMOS 트랜지스터들의 소오스들과 상기 제 2 스위치용 PMOS 트랜지스터들의 드레인들의 접속 영역들에 접속되는 복수 개의 제 1 저장용 커패시터들을 포함한다.
이 실시예에 있어서, 상기 제 2 저장 수단들은; 일 단자가 상기 제 1 전원 단자에 접속되고, 타 단자가 상기 제 2 스위치용 PMOS 트랜지스터들의 소오스들과 상기 제 1 스위치용 PMOS 트랜지스터들의 드레인들의 접속 영역들에 접속되는 복수 개의 제 2 저장용 커패시터들을 포함한다.
이 실시예에 있어서, 상기 저장용 커패시터들은 0.1μF 내지 1.0μF의 범위를 갖는 커패시터들로 구성된다.
이와같은 회로에 의해서, 전원 전압을 5배 또는 그 이상으로 승압시킬 수 있게 되었다.
이하 본 발명의 실시예에 따른 참조도면 도 1 내지 도 4에 의거하여 상세히 설명한다.
도 1에는 본 발명의 바람직한 실시예에 따른 반도체 장치의 승압 회로를 보여주는 회로도가 도시되어 있다.
도 1에서, 제 1 클럭 신호(S1b)는 제 1 레벨 쉬프터 (level shifter) (1)와 제 1 버퍼 (buffer) (2)를 통해 인가되고, 제 2 클럭 신호(S2b)는 제 2 레벨 쉬프터(3)와 제 2 버퍼(4)를 통해 인가된다. 상기 제 1 레벨 쉬프터(1)와 제 1 버퍼(2)를 통해 인가되는 상기 제 1 클럭 신호(S1b)는 인버터 (invertor) (5)를 통해 반전되어 출력된다. 상기 레벨 쉬프터들 (1) 및 (3), 상기 버퍼들 (2) 및 (4), 그리고 상기 인버터(5)는 공급 전압(또는 전원 전압) (VDD) 레벨을 5배의 공급 전압(5VDD) 레벨로 변환하여 출력하기 위한 것으로서 이들로 각각 공급되는 전원(source)은 상기 공급 전압(VDD)이 5배로 승압된 전압(5VDD)으로서 인가된다. 따라서, 상기 제 1 및 제 2 클럭 신호들 (S1b) 및 (S2b)의 로우 레벨(low level)과 하이 레벨(high level)은 각각 접지 전압(VSS)의 레벨과 5배의 승압 전압(5VDD)의 레벨로 인가됨은 자명한 사실이다.
도 1에서, 본 발명에 따른 반도체 장치의 승압 회로는 로드(20), 전압 공급부(40), 챠지 펌프부(80)로 구성되어 있다. 그리고, 상기 챠지 펌프부(80)는 제 1 스위치들 (61), (63), (65), 및 (67), 상기 제 1 스위치들 (61), (63), (65), 및 (67)과 번갈아 배열된 제 2 스위치들 (62), (64), (66), 및 (68), 제 1 저장용 커패시터들 (69), (71), (73), 및 (75), 그리고 제 2 저장용 커패시터들 (70), (72), (74), 및 (76)로 구성되어 있다.
상기 로드(20)는 상기 제 1 노드(P1)와 접지 단자(7) 사이에 접속되며, 로우 레벨의 상기 제 1 클럭 신호(S1b)가 인가될 때 상기 로드(20)가 활성화되어 상기 제 1 노드(P1)를 접지시키게 된다. 상기 로드(20)는 상기 인버터(5)의 출력단에 게이트가 접속되고, 상기 제 1 노드(P1)와 상기 접지 단자(7) 사이에 채널이 접속된 NMOS 트랜지스터(T1)로 구성되어 있다. 상기 전압 공급부(40)는 전원 단자(6)와 상기 제 1 노드(P1) 사이에 접속되며, 로우 레벨의 상기 제 2 클럭 신호(S2b)가 인가될 때 활성화되어 상기 제 1 노드(P1)로 공급 전압(VDD)을 공급한다. 상기 전압 공급부(40)는 게이트로 상기 제 2 클럭 신호(S2b)가 인가되고 소오스-드레인 채널이 상기 전원 단자(6)와 상기 제 1 노드(P1) 사이에 접속된 PMOS 트랜지스터(T2)로 구성되어 있다.
상기 제 1 및 제 2 스위치들 (61), (63), (65), (67)과 (62), (64), (66), (68)은 번갈아 배열된 제 1 스위치용 PMOS 트랜지스터들 (T3), (T5), (T7), 및 (T9)와 제 2 스위치용 PMOS 트랜지스터들 (T4), (T6), (T8), 및 (T10)으로 구성되어 있다. 그리고, 상기 제 1 스위치용 PMOS 트랜지스터들 (T3), (T5), (T7), 및 (T9)은 상기 제 1 클럭 신호(S1b)에 의해서 동시에 제어되고, 상기 제 2 스위치용 PMOS 트랜지스터들 (T4), (T6), (T8), 및 (T10)은 상기 제 2 클럭 신호(S2b)에 동시에 제어된다. 상기 제 1 및 제 2 스위치용 PMOS 트랜지스터들 (T3), (T5), (T7), (T9)과 (T4), (T6), (T8), (T10)의 채널들은 상기 전압 공급부(40)와 출력 노드(8) 사이에 직렬로 연결되어 있다. 상기 제 1 저장용 커패시터들 (69), (71), (73), 및 (75)은 상기 제 1 스위치들 (61), (63), (65), 및 (67)이 활성화될 때 이를 통해 전달되는 소정의 챠지 전압들을 각각 저장하기 위한 것으로서, 상기 제 1 스위치용 PMOS 트랜지터들 (T3), (T5), (T7), 및 (T9)의 각 소오스와 상기 제 1 노드(P1) 사이에 접속된 제 1 저장용 커패시터들 (CA), (CB), (CC), 및 (CD)로 구성되어 있다. 그리고, 상기 제 2 저장용 커패시터들 (70), (72), (74), 및 (76)은 상기 제 2 스위치들 (62), (64), (66), 및 (68)과 상기 전원 공급부(40)가 동시에 활성화될 때 소정의 펌핑 전압들을 대응되는 상기 제 2 스위치들 (62), (64), (66), 및 (68)을 통해 전달 받아 저장하기 위한 것이다. 여기서, 상기 펌핑 전압들은 상기 제 1 저장용 커패시터들 (69), (71), (73), 및 (75)에 의해서 유지되는 상기 챠지 전압들과 상기 전원 공급부(40)로부터 공급되는 상기 공급 전압(VDD)을 합한 전압 값이다. 상기 제 2 저장용 커패시터들 (70), (72), (74), 및 (76)은 상기 제 2 스위치용 PMOS 트랜지스터들 (T4), (T6), (T8), 및 (T10)의 각 소오스와 접지 단자(7) 사이에 접속된 제 2 저장용 커패시터들 (C2), (C3), (C4), 및 (C5)로 구성되어 있다. 상기 제 1 및 제 2 저장용 커패시터들 (CA), (CB), (CC), (CD) 및 (C2), (C3), (C4), (C5)의 값은 0.1 - 1.0μF의 범위를 갖는 커패시터들로서 칩 내부와 구분될 칩 외부에 구성되어 진다.
도 1에 도시된 바와같이, 승압 회로가 동작될 때 상기 출력 노드(8)가 플로팅(floating)되는 것을 방지하기 위해 프리챠지부(100)가 상기 출력 노드(8)와 병렬로 접속되어 있다. 상기 프리챠지부(100)는 게이트와 드레인이 상기 전원 단자(6)에 상호 접속되고 소오스가 상기 출력 노드(8)에 접속된 NMOS 트랜지스터(T11)로 구성되어 있다. 이로써, 승압 회로가 활성화될 때 상기 출력 노드(8)로 (VDD- Vth) 전압을 공급함으로써 보다 빠르게 승압 동작을 수행할 수 있다.
도 2는 발 발명에 따른 동작 타이밍도가 도시되어 있다. 도 2에서, A구간은 챠지 시간(charge time)이고, B구간은 펌핑 시간(pumping time)을 각각 나타내며 A 구간과 B 구간은 오버 랩(overlaping)되지 않도록 인가되는 클럭 신호들(clock signals)로서 액티브 로우(active low)로 동작한다.
도 3은 상세한 챠지 및 펌핑 동작을 보여주는 부분 회로도이며, 도 4는 전원 전압을 1볼트로 설정하였을 경우 본 발명에 따른 제 2 저장용 커패시터들에 의해서 챠지되는 전압을 보여주기 위한 파형도이다. 본 발명에 따른 승압 동작이 참조 도면 도 1 내지 도 4에 의거하여 이하 설명될 것이다.
먼저, 챠지 동작을 살펴보면, 제 1 클럭 신호(S1b)가 액티브 로우로 활성화될 때 NMOS 트랜지스터(T1)와 제 1 스위치용 PMOS 트랜지스터들 (T3), (T5), (T7), 및 (T9)이 동시에 턴-온된다. 즉, 제 1 스위치용 PMOS 트랜지스터 (T3)가 턴-온되어 제 2 노드(P2)와 제 1 노드(P1) 사이의 커패시터 (CA)에는 공급 전압(VDD)이 챠지된다. 동시에 제 1 스위치용 PMOS 트랜지스터 (T5)도 턴-온되어 커패시터 (CB)에 (2VDD)만큼의 전압이 챠지되고, 제 1 스위치용 PMOS 트랜지스터 (T7)도 턴-온되어 커패시터 (CC)에 (3VDD)만큼의 전압이 챠지된다. 마지막으로 제 1 스위치용 PMOS 트랜지스터 (T9)도 턴-온되어 커패시터 (CD)에 (4VDD)만큼의 전압이 챠지된다.
다음으로, 펌핑 동작을 살펴보면, 제 2 클럭 신호(S2b)가 액티브 로우로 활성화될 때 제 2 스위치용 PMOS 트랜지스터들 (T2), (T4), (T8), 및 (T10)이 동시에 턴-온된다. 즉, 커패시터 (CA)에 챠지된 공급 전압(VDD)이 상기 제 2 스위치용 PMOS 트랜지스터 (T4)가 활성화되면서 커패시터 (C2)로 펌핑되어 상기 커패시터 (C2)의 양단에 (2VDD) 전압이 챠지된다. 또한, 상기 커패시터 (CB)에 챠지된 (2VDD) 전압이 제 2 스위치용 PMOS 트랜지스터 (T6)가 활성화되면서 커패시터 (C3)로 펌핑이 일어나 커패시터 (C3)의 양단에 (3VDD) 전압이 챠지된다. 이와같이 계속해서 챠지＆펌핑 동작이 번갈아 수행됨에 따라 커패시터 (C5)의 양단에 5배의 공급 전압(VDD)이 챠지된다.
상기한 챠지＆펌프 동작을 도 3A 내지 도 3B을 참조하여 좀 더 상세히 설명하면 다음과 같다.
먼저, 제 1 클럭 신호(S1b)가 로우 레벨로 인가되면 로드(20)가 활성화되어 상기 제 1 노드(P1)를 접지시킴과 아울러 제 1 스위치용 PMOS 트랜지스터들 (T3), (T5), (T7), 및 (T9)이 동시에 활성화된다. 여기서, 제 1 저장용 커패시터들 (69), (71), (73), 및 (75)과 제 2 저장용 커패시터들 (70), (72), (74), 및 (76)에 의해서 저장된 초기 전압값은 "0"볼트라고 가정하자. 따라서, 상기 제 1 스위치용 PMOS 트랜지스터들 (T3), (T5), (T7), 및 (T9)이 동시에 활성화되더라도 제 1 저장용 커패시터들 (69), (71), (73), 및 (75) 중 커패시터 (CA)에만 다음과 같이 공급 전압(VDD)이 챠지된다. 상기 전원 단자(6)로부터 인가되는 공급 전압(VDD)은 로우 레벨의 상기 제 1 클럭 신호(S1b)에 의해서 제어되는 상기 제 1 스위치용 PMOS 트랜지스터(T3)를 통해 상기 커패시터 (CA)에 충전된다. 이때, 상기 커패시터 (CA)의 일 단자는, 도 3A에 도시된 바와같이, 상기 로드(20)의 NMOS 트랜지스터(T1)를 통해 접지된다. 그리고, 제 2 클럭 신호(S2b)가 로우 레벨로 인가될 때, 도 3B에 도시된 바와같이, 전원 공급부(40)가 활성화되어 상기 제 1 노드(P1)로 상기 공급 전압(VDD)을 전달한다. 계속해서, 상기 제 2 클럭 신호(S2b)에 의해서 제어되는 제 2 스위치용 PMOS 트랜지스터 (T4)를 통해 상기 커패시터 (CA)와 상기 제 1 노드(P1)로 전달된 공급 전압(VDD) 즉, (2VDD)의 펌핑 전압이 상기 제 2 스위치용 PMOS 트랜지스터 (T4)를 통해 커패시터 (C2)에 충전된다.
상술한 동작 설명을 도 3A 내지 도 3B를 참조하여 수학식으로 계산하면 다음과 같다.
도 3B에서, 제 2 스위치용 PMOS 트랜지스터 (T4)의 양단에 접속된 커패시터들 (CA) 및 (C2)의 전체 전하량은 하기한 수학식1과 같이 표현될 수 있다.
[수학식1]
Figure kpo00001
여기서, Φ6는 QB에 챠지된 초기 전압값으로서 앞서 "0" 볼트로 가정되었다. 따라서, 총 전압 (VT)는 수학식2와 같이 표현될 수 있다.
[수학식2]
Figure kpo00002
도 3B에 도시된 커패시터들 (CA) 및 (C2)의 값이 일정한 경우(0.1μF 내지 1.0μF) 총 전압 (VT)는 공급 전압(VDD)의 레벨이 될 것이다. 즉, 초기에 총 전압 (VT)는 공급 전압 (VDD)이 상기 커패시터 (C2)의 양단에 모두 걸린다. 계속해서, 상기 커패시터 (CA)의 챠지 동작이 수행된 후 제 2 클럭 신호에 의해서 상기 커패시터 (C2)의 펌핑 동작이 수행되면 아래의 수학식3과 같이 표현될 것이다.
[수학식3]
Figure kpo00003
따라서, 총 전압 (VT)는 수학식4와 같이 표현될 수 있다.
[수학식4]
Figure kpo00004
역시, 상기 커패시터들 (CA) 및 (C2)의 값이 일정할 경우
Figure kpo00005
가 된다.
결국, 이러한 방법으로 도 3B에서는 총 전압 (VT)가 (2VDD)가 될 때까지 반복되고 도 3D 내지 도 3F에서도 이와 같은 방식으로 반복 수행되면 도 3H의 커패시터 (C5)의 양단에 걸리는 총 전압(VT) 즉, 원하는 레벨로 승압된 승압 전압은 (5VDD)로서 얻어질 수 있다.
따라서, 본 발명의 승합 회로와 같이 여러개의 스위칭 소자들을 직렬로 연결하여 외부에서 커패시터들을 접속하여 오버 랩되지 않는 클럭 신호들 (S1b) 및 (S2b)로 각 소자들을 활성화시켜 챠지＆펌핑 동작을 반복 수행하면 기준 전압(또는 공급 전압)의 5배까지 승압할 수 있다.
상기한 바와같이, 승합 회로에 의해서 대형 LCD을 구동시킬 수 있는 전원 전압의 5배 또는 그 이상으로 승압된 전압을 발생할 수 있게 되었다.

Claims (12)

  1. 외부로부터 인가되는 공급 전압을 소정 전압 레벨로 승압시키기 위한 반도체 장치의 승압 회로에 있어서,
    상기 공급 전압과 접지 전압의 전달을 위한 제 1 노드와;
    외부로부터 제 1 전압 레벨의 제 1 제어 신호가 인가될 때 상기 제 1 노드를 접지시키기 위한 로드 수단과;
    외부로부터 제 2 전압 레벨의 제 2 제어 신호가 인가될 때 상기 제 1 노드로 상기 공급 전압을 공급하기 위한 전압 공급 수단 및;
    제 2 전압 레벨의 상기 제 1 제어 신호가 인가될 때 활성화되는 복수 개의 제 1 스위치 수단들과,
    상기 제 1 스위치 수단들과 번갈아 배열되며, 제 2 전압 레벨의 상기 제 2 제어 신호가 될 때 활성화되는 복수 개의 제 2 스위치 수단들과,
    상기 제 1 스위치 수단들이 활성화될 때 이를 통해 전달되는 소정 레벨의 전압을 저장하기 위한 제 1 저장 수단들 및,
    상기 제 2 스위치 수단들과 상기 전원 공급 수단이 동시에 활성화될 때, 상기 제 1 저장 수단들에 의해서 유지되는 전압과 상기 전원 공급 수단으로부터 공급되는 상기 공급 전압을 상기 제 2 스위치 수단들을 통해 전달받아 저장하기 위한 제 2 저장 수단들을 구비하여 소정 전압 레벨로 승압되는 상기 공급 전압을 발생하는 챠지 펌프부를 포함하는 반도체 장치의 승압 회로.
  2. 제 1 항에 있어서,
    상기 챠지 펌프부는;
    소정 전압 레벨로 승압되는 상기 공급 전압의 출력을 위한 출력 노드와,
    상기 출력 노드를 소정 전압 레벨로 프리챠지시켜 상기 출력 노드가 플로팅되는 것을 방지하기 위한 프리챠지 수단을 부가적으로 포함하는 반도체 장치의 승압 회로.
  3. 제 2 항에 있어서,
    상기 프리챠지 수단은;
    상기 공급 전압이 인가되는 게이트 및 드레인과, 상기 출력 노드에 접속되는 소오스를 갖는 제 1 NMOS 트랜지스터를 포함하는 반도체 장치의 승압 회로.
  4. 제 1 항에 있어서,
    상기 로드 수단은;
    상기 접지 전압이 인가되는 제 1 전원 단자와,
    상기 제 1 제어 신호가 인가되는 입력단을 갖는 인버터와,
    상기 인버터의 출력단에 접속되는 게이트와, 상기 제 1 노드에 접속되는 드레인 및, 상기 제 1 전원 단자에 접속되는 소오스를 갖는 제 2 NMOS 트랜지스터를 포함하는 반도체 장치의 승압 회로.
  5. 제 1 항에 있어서,
    상기 전압 공급 수단은;
    상기 제 2 제어 신호가 인가되는 게이트와, 상기 공급 전압이 인가되는 소오스 및, 상기 제 1 노드에 접속되는 드레인을 갖는 제 1 PMOS 트랜지스터를 포함하는 반도체 장치의 승압 회로.
  6. 제 4 항에 있어서,
    상기 전압 공급 수단은;
    상기 공급 전압이 인가되는 제 2 전원 단자와,
    상기 제 1 전원 단자와 상기 제 2 전원 단자 사이에 접속되며, 상기 공급 전압에 포함되는 노이즈 성분을 제거하기 위한 바이패스 커패시터를 부가적으로 포함하는 반도체 장치의 승압 회로.
  7. 제 1 항에 있어서,
    상기 제 1 스위치 수단들은;
    상기 제 1 제어 신호가 인가되는 게이트들과, 상기 제 1 저장 수단들에 접속되는 소오스들 및, 상기 제 2 저장 수단들에 접속되는 드레인들을 갖는 제 1 스위치용 PMOS 트랜지스터들을 포함하는 반도체 장치의 승압 회로.
  8. 제 7 항에 있어서,
    상기 제 2 스위치 수단들은;
    상기 제 2 제어 신호가 인가되는 게이트들과, 상기 제 2 저장 수단들에 접속되는 소오스들 및, 상기 제 1 저장 수단들에 접속되는 드레인들을 갖는 제 2 스위치용 PMOS 트랜지스터들을 포함하는 반도체 장치의 승압 회로.
  9. 제 1 항에 있어서,
    상기 제 1 제어 신호와 상기 제 2 제어 신호의 로우 레벨과 하이 레벨은, 상기 접지 전압의 레벨과 5배의 상기 공급 전압의 레벨로 각각 인가되는 반도체 장치의 승압 회로.
  10. 제 8 항에 있어서,
    상기 제 1 저장 수단들은;
    일 단자가 상기 제 1 노드에 접속되고, 타 단자가 상기 제 1 스위치용 PMOS 트랜지스터들의 소오스들과 상기 제 2 스위치용 PMOS 트랜지스터들의 드레인들의 접속 영역에 접속되는 복수 개의 제 1 저장용 커패시터들을 포함하는 반도체 장치의 승압 회로.
  11. 제 8 항에 있어서,
    상기 제 2 저장 수단들은;
    일 단자가 상기 제 1 전원 단자에 접속되고, 타 단자가 상기 제 2 스위치용 PMOS 트랜지스터들의 소오스들과 상기 제 1 스위치용 PMOS 트랜지스터들의 접속 영역에 접속되는 복수 개의 제 2 저장용 커패시터들을 포함하는 반도체 장치의 승압 회로.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 저장용 커패시터들은 0.1μF 내지 1.0μF의 범위를 갖는 커패시터들로 구성되는 반도체 장치의 승압 회로.
KR1019970004863A 1997-02-18 1997-02-18 반도체 장치의 승압 회로 KR100240422B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970004863A KR100240422B1 (ko) 1997-02-18 1997-02-18 반도체 장치의 승압 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970004863A KR100240422B1 (ko) 1997-02-18 1997-02-18 반도체 장치의 승압 회로

Publications (2)

Publication Number Publication Date
KR19980068339A KR19980068339A (ko) 1998-10-15
KR100240422B1 true KR100240422B1 (ko) 2000-01-15

Family

ID=19497329

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970004863A KR100240422B1 (ko) 1997-02-18 1997-02-18 반도체 장치의 승압 회로

Country Status (1)

Country Link
KR (1) KR100240422B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100465068B1 (ko) * 2002-06-29 2005-01-06 주식회사 하이닉스반도체 펌핑 회로

Also Published As

Publication number Publication date
KR19980068339A (ko) 1998-10-15

Similar Documents

Publication Publication Date Title
KR0179852B1 (ko) 차지 펌프 회로
US8923473B2 (en) Signal processing circuit, driver circuit, and display device
US7965106B2 (en) Semiconductor device and driving method thereof
KR0133061B1 (ko) 전압증배회로
KR100317408B1 (ko) 액정 디스플레이에서 선택선 스캐너로 사용되는 시프트 레지스터
US6483889B2 (en) Shift register circuit
US6861894B2 (en) Charge pump with Fibonacci number multiplication
US6249446B1 (en) Cascadable, high efficiency charge pump circuit and related methods
EP0585925A2 (en) Voltage converting circuit and multiphase clock generating circuit used for driving the same
US5790393A (en) Voltage multiplier with adjustable output level
US4158786A (en) Display device driving voltage providing circuit
EP0626750A1 (en) Power supply voltage booster
US10476383B2 (en) Negative charge pump circuit
KR900000601B1 (ko) 연산 및 표시제어용 집적회로
JP3658349B2 (ja) 信号伝送回路、固体撮像装置、カメラおよび液晶表示装置
US8072257B2 (en) Charge pump-type voltage booster circuit and semiconductor integrated circuit device
JP3846478B2 (ja) 昇圧回路、電源回路及び液晶駆動装置
JP2002008388A (ja) 液晶表示装置及びそれに用いるシフトレジスタ
JP3430155B2 (ja) 電源昇圧回路
KR100240422B1 (ko) 반도체 장치의 승압 회로
KR100208443B1 (ko) 네가티브 전압 구동회로
KR100315901B1 (ko) 고속으로 고전압이 발생되는 부스팅 회로
CN106847211B (zh) 移位寄存器及其驱动方法、栅极驱动电路和显示装置
KR20060135366A (ko) 고전압 발생회로 및 이를 구비한 반도체 메모리 장치
US6181584B1 (en) Semiconductor device with internal power supply circuit, together with liquid crystal device and electronic equipment using the same

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20071001

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee