KR0133061B1 - 전압증배회로 - Google Patents

Abstract

본 발명은 다수의 단을 갖는 전압 증배회로에 관한것으로 상기 각 단은 하나의 펌핑 캐패시터와 다수의 MOS 스위칭 트랜지스터를 갖는다. 스위칭 트랜지스터는 하나의 단의 펌핑 캐패시터의 전하가 다음단의 펌핑 캐패시터로 전달되도록 클록 신호에 의해 제어된다. 5V보다 낮은 동작 전압을 갖는 이러한 형태의 회로 동작은 상당한 결점들을 수반한다. 그러므로, 본발명에 따르면 이러한 형태의 전압 증배 회로의 각단은 추가의 트랜지스터 및 추가의 정정 캐패시터에 결합된다. 그 결과 본 발명에 따른 회로는 예를 들면 2V의 동작전압이 공급될 수 있다.

Description

전압증배회로

제1도는 종래 기술에 따른 전압증배회로의 회로도.

제2도는 본 발명에 따른 전압증배회로 실시예의 회로도.

제3도는 클럭신호

와

_B의 파형도.

제4도는 중간전압을 분기하기 위한 회로의 실시예.

제5도는 본 발명에 따른 전압증배회로의 또다른 실시예의 회로도.

본 발명은 제1 MOS트랜지스터의 전원전극에 직접 연결된 제1서밍 포인트(summing point)가 제1캐패시터를 통하여 제 1 클럭신호를 공급하는 제1클럭션에 연결되는 것과 제2MOS트랜지스터 드레인 전극에 직접적으로 제1MOS트랜지스터의 게이트 전극을 연결하는 제 2서밍 포인트가 제2 캐패시터를 통하여 제2클럭신호를 공급하는 제2클럭션에 연결되는 것과 인접단이 하나의 단의 제1서밍 포인트를 통하여 다른 단의 제1MOS 트랜지스터의 드레인 전극에 연결되는 것을 특징으로하는 제1및 제2MOS 트랜지스터의 제1및 제2캐패시티로 각 단이 구성되는 다수의 단을 갖는 전압증배회로에 관한 것이다. 이 형식의 정기 간행물 전자설계 1983년 8월18일자 page 189에서 196까지 특히 제 3a도에 공개되어 있다. 이형식의 회로는 20볼트 지역에서 5볼트의 공급전압을 넘어서는 전기적으로 소거 가능한 비휘발성 메모리소자(EEPROMs)로 부터 프로그램과 소거전압을 발생시키기 위하여 사용된다. 이 형식의 회로는 제1도에 도시되어 있다. 덧붙여서, 이 형식의 전압증배회로는 또다른 단을 포함할 수 있으며, 상기 단의 수는 발생될 전압레벨에 의존한다.

다음에, 이 회로가 설명될 것이며 특히 정상 상태에서의 회로 동작 양식이 설명될 것이다. 상기 전체 회로는 MOSFET들이 p-챈널형인 MOS 기술로서 설계된다. 상기 전압증배단 H_N-1, H_N과 H_N+1각각은T1_,N-1과 T_2,N-1, T_1,N과T_2,N, T_1,N+1과T_2,N+1으로 각각 지정된 2개의 MOS 트랜지스터와 C_N-1과 C_B,N-1, C_N과 C_B,N, 과 C_N+1과 C_B,N+1로 각각 지정된 2개의 MOS 캐패시터로 구성된다. 이들 소자들의 연결 방법은 HN단을 사용하여 설명될 것이다. 제1트랜지스터 T_1,N의 전원 전극은 제 1서밍 포인트 X_1,N을 통하여 제1캐패시터 C_N의 제1연결전극과 제2트랜지스터 T_2,N의 전원 전극과, 또한 추가적으로 선행단 H_N-1의 제1트랜지스터 T_1,N-1의 드레인 전극에 연결되고, 반면에 제1트랜지스터 T_1,N의 드레인 전극은 후속단 H_N+1의 제1서밍 포인트 X_1,N+1에 연결된다. 제1캐패시터 CN 의 제2연결접접은 제1클럭신호

를 공급하는 제 1클럭션 L_1,N에 연결된다. 또다르게, 제1트랜지스터 T_1,N의 게이트 전극에 대하여 제2트랜지스터 T_2,N의 드레인 전극을 연결하는 제2서밍 포인트 X_2,N은 제2캐패시터 C_B,N를 통하여 제2클럭신호

_{B 2,N 2,N N+1 2,N+1 0 N-1 1,N-1 0}

가 인가된다. 증배될 상기 전압은, 동작전압 V_DD,입력(1)을 통과한다. 증배된 출력전압 V_HV는 출력(2)에서 분기될 수 있다. 후속단 H_N과 H_N+1에는 제1클럭신호

과

가 인가되고, 상기 신호는 서로 위상이 반대이다. 대응하는 제2클럭신호

_B

_B

와

의 전압상승은 가용 공급전압 만큼 큰데, 반면 제2클럭신호

_B

_B단으로부터 제 1캐패시터 C₁,C₂,........C_N, C_N+M(M0)을 사용하는 후속단까지 전달되어지는 전하에 의해 달성되고, 상기 이유때문에 이들 캐패시터들은 펌핑 캐패시터로서 명명될 수 있다. HN단의 펌핑 캐패시터 CN을 가정하는 것은펌핑 캐패시터 C에 인가될 클럭신호

의 하이레벨(V

=OV)과 선행단 H_N-1에 대한 클럭신호

의 로우 레벨 (V

=-5V)을 가진, 후속단의 제1트랜지스터 T_1,N-1의 도통을 통하여 선행단 H_N-1의 펌핑 캐패시터로부터 어떤 전하량을 받는 것이다. H_N단의 제1트랜지스터 T_1,N은 차단되지 않으면 안되며, 상기 차단은 도통중인 H_N단의 제2트랜지스터에 의해 달성되는데, 왜냐하면 상기 트랜지스터의 게이트/소오스 전압이 트랜지스터 T_1,N-1의 전압과 같기 때문이다. 트랜지스터 T_1,N의 게이트/소오스 전압은 그러므로 0볼트이며, 이것은 트랜지스터가 차단상태인 것을 뜻한다. H_N단의 제2캐패시터 C_B,N은 이점에서 클럭신호

_B

B=0볼트)에 있고, 반면에 상기 로우레벨(V

B=-8.5볼트)은 선행단 H_N-1의 캐패시터를 통과한다. -8.5볼트의 전압레벨은 전압배가회로에 의해 발생된다. 캐패시터 C_N-1에서 C_N까지 전하전송과정 동안,예를 들면, HN단의 제1서밍 포인트 X_1,N은 약 -5볼트의 전위에 있고(그러므로 선행단 H_N-1의 제1서밍포인트 X_1,N-1도 마찬가지다). 후속단의 서밍 포인트 X_1,N+1도 약-15볼트에 있다. 만일 상기 클럭이 다음 페이스(phase)로 전환하면, HN단의 제2캐패시터 C_B,N은 클럭신호

_B

B=-8.5볼트)에 있고, 상기와 같이하여 제1트랜지스터 T_1,N은 전도상태가 된다. 상기 펌핑 캐패시터 C_N는 또한 클럭신호

의 로우레벨을 수신하고, 그 결과로 H_N단의 제1서밍 포인트 X_1,N는 약 -5볼트로부터 약-10볼트로 추이한다. H_N단의 제2트랜지스터 T_2,N는 반대로 차단되는데, 왜냐하면 선행단 H_N-1의 2서밍 포인트 X_2,N-1에서의 전위가 제2캐패시터 C_B,N-1에 의해 인가된 하이레벨 때문에 상승하며, 선행단 H_N-1의 제1트랜지스터 T_1,N-1가 동시에 차단상태로 간다. 펌핑 캐패시터 C_N의 전하는 후속단 H_N+1의 펌핑 캐패시터 C_N+1에 대해 전송되고 예를들면 이 후속단의 제1서밍 포인트 X_1,N+1는약-10볼트에 있다. 후속 클럭펄스는 이 제1서밍 포인트 X_1,N+1에서의전압레벨을 약-15볼트까지 추이시키고, 반면에 HN단의 제1서밍 포인트 X_1,N에서의 전압레벨은 약-5볼트까지 떨어지는데, 왜냐하면 이 클럭이 변화하기 때문이다. H_N+1과 HN단의 트랜지스터들은 상기 설명에 따라 동작한다. 상기 전하가 캐패시터 C_N로 부터 캐패시터 C_N+1까지 전송될때 HN단의 제1트랜지스터 T_1,N에서의 전압강화를 가능한 낮게하기위하여, 제1서밍 포인트 X_1,N와 제2서밍 포인트 X_2,N사이의 전압차

V는 문턱전압과 문턱전압추이의 합보다 크지 않으면 안된다. 상기 문턱전압추이는 기판효과 때문에 발생한다. 제1과 제2서밍 포인트에서 전압레벨의 단에서 단까지 점차 커지므로, 전압차

V는, 예를들면 최종단에서-20볼트의 기판 바이어스 전압에 대해 제1트랜지스터에 인가되는 충분히 낮은 전압강하를 보장하기위해 크지 않으면 안된다. 5볼트의 전원전압 V_DD에 대하여, 충분한 전압차 값

V을 얻기의하여 제2클럭전압 V

_B

_{B DD} V는 타당한 비용으로 발생시킬수 없는데, 왜냐하면 큰 펌핑 캐패시터스가 전압배가회로에서 필요하게 될 것이기 때문이다. 그러나 이것은 보다 높은 클럭전압 V

_B

_B

_B

_BS 트랜지스터의 게이트 전극과 문턱전압추이의 합과 같거나 낮게 게이트/소오스 전압을 정하는 수단을 갖는 제1MOS트랜지스터를 블로킹하기위한 각 단에 의하여 처음에 언급한 전압증배회로에 의해 달성된다. 본 발명에 따른 전압증배회로에서 이 트랜지스터를 블로킹하기 위한 각 단의 제1트랜지스터의 게이트/소오스 전압은 제1도를 따른 회로에서와 같이 0의 값으로 조정되지 않지만, 그러나 상기와 같이 이 값은 문턱전압과 문턱전압추이의 합보다 약간 미달되게 도달하거나 또는 그 이하가 된다. 결과로서, 단지 낮은 신호 상승이 클럭신호

_B

_B키기 위한 4번째의 MOS트랜지스터가 제공되고, 4번째 MOS트랜지스터의 전원전극은 제1서밍 포인트와 제2서밍 포인트에 대한 MOS 트랜지스터의 게이트 전극에 연결되고, 중간전압은 이 4번쩨 MOS트랜지스터 드레인 전극에서 분기될 수 있다. 본 발명의 바람직한 실시예에서, MOS트렌지스터들은 P-챈널형이고, 반면에 본 발명을 따르는 또다른 바람직한 실시예에서 최종단은 반대 전도형의 MOS트랜지스터로 구성된다. 제2도를 따르는 전압증배회로에서, H_N-1, H_N과 H_N+1각각은 제1도의 회로와 동일한 단을 지정한다. 각 단의 제1과 제2캐패시터와 제1과 제2트랜지스터의 기능은 제1도를 따른 회로의 설명에 공개되어 있다. 예를 들면 H_N단의 트랜지스터 T_1,N와 같은 임의 단의 제1트랜지스터를 블록(block)하기위해, 트랜지스터의 게이트/소오스 전압이 0이되는 것이 공개되어 있다. 그러나 기판효과 때문에 이들 트랜지스터의 문턱 전압이 4볼트까지 될 수 있으므로 이 제1트랜지스터 T_1,N의 신뢰성 있는 블록킹이 문턱전압추이와 문턱전압의 합보다 같거나 또는 약간 미달되기위해 충분히 큰 게이트/소오스 전압을 만들기에 충분하다. 이 목적을 위해, 추가적으로 제2의 트랜지스터와 캐패시터가 제공되어 지는데 즉 제2도에서의 트랜지스터 T_3,N-1, T_3,N과 T_3,N+1과 캐패시터 C_K,N-1, C_K,N과 C_K,N+1이 제3의 트랜지스터 및 캐패시터이다. 제2도에 따른 회로는 그러므로 이들 추가적인 부품만을 제외하고는 제1도를 따른 공개된 회로와 동일하다. 이들 추가적 부품들의 결선은 제2도에 도시된 회로의 H_N단의 예를 사용하여 설명될 것이다. 여기서, 제3트랜지스터 T_3,N의 소오스/트레인 경로는 H_N단의 제2트랜지스터 T_2,N의 소오스 전극에 대한 제1서밍 포인트 X_1,N에 연결된다. 반면에 상기 트랜지스터의 게이트 전극은 동일단의 제1트랜지스터 T_1,N의 게이트 전극에 연결된다. 새로운 제3트랜지스터 T_3,N의 드레인 전국과 H_N단의 제2트랜지스터 T_2,N의 소오스 전국 사이의 서밍 포인트는 제3의 서밍 포인트이고 X_3,N으로 지정된다. 제3의 캐패시터 C_K,N은 이 제3의 서밍 포인트 X_3,N에 대하여 캐패시터의 제1연결 전극에 의하여 연결되고 전위 V_DD를 동작시키기 위하여 정정신호선 L_K,N을 통하여 캐패시터의 제2연결 전극에 의하여 연결된다. 또다른 2개의 단 H_N-1과 H_N+1은 동일하게 지정된다. 전압증배회로는 상기 회로에서 공개된 3개의 단에 덧붙여 좀더 많은 단을 가질 수 있다. 아래는 제2도에 도시된 회로의 기능을 설명하는 것이다. 여기서, 상아기 클럭신호

의 하이와 로우레벨은 각각 0과 -2볼트이다. 반면에 상기 클럭신호

_{B N N N+1 N+1}

와 클럭신호

_B

_{B 1,N 1,N N N+1 1,N 2,N}의 전압차 V는 문턱 전압과 문턱전압추이의 합보다 크다. 트랜지스터 T_1,N가 도통하므로, 상기 트랜지스터, T_3,N는 또한 도통하는데, 왜냐하면 동일한 게이트/소오스 전압이 양쪽에 인가되기 때문이다. 이런 이유로 제3서밍 포인트 X_3,N는 제1서밍 포인트 X_1,N의 전위에 있다. 제1도에 도시된 회로의 설명에서 H_N과 H_N+1단의 서밍 포인트 X_1,N과 X_1,N+1에서 가정되는 전위는 약 -10볼트를 취한다. 상기 캐패시터 C_K,N는 그러므로 약-10볼트의 전위로 충전된다. 트랜지스터 T_2,N는 이점에서 차단상태이다. 제2서밍 포인트 X_2,N는 약-12.5볼트에 있다. 상기 2개의 클럭 신호들

와

_B

_{B K,N 1,N 1,N K,N 3,N 1,N 1,N-1 1,N N-1 N-1 N N 2,N 2,N 3,N}차단 상태로 전환에서 트랜지스터 T_1,N게이트/소오스 전압이 이 트랜지스터가 차단될때까지 캐패시터 C_K,N의 방전에 의해 감소되므로, 문턱전압과 문턱전압추이의 과정과 연관된 동요는 보상된다. 추가적 회로요구는 반대로 대단히 낮은데, 왜냐하면 추가적 회로는 최소 크기를 가진 하나의 추가적 MOS 트랜지스터 T_3,N와 바람직스럽게 0.2pF의 낮은 캐패시턴스를 가진 추가적 캐패시터 C_K,N로 구성되기 때문이다. 캐패시터 C_K,N의 값이 펌핑 캐패시터 C_N(약 5pF)의 값보다 훨씬 작으므로, 본 회로의 기능에 관하여 예측된는 유해한 효과는 없다. 덧붙여서, 단지 낮은 신호 상승만이 클럭신호

_{B 1,N}

_{B DD}

와

_B

의 로우레벨은 -2볼트이고 클럭신호 _{B N-1 N N+1 K,N-1 K,N K,N+1 K,N-1 K,N K,N+1 DD N-1 N N+1}에서의 전압상승 레벨과 똑같다. 만일, 예를 들면, 문턱전압과 무턱전압추이의 합의 값이 2볼트보다 크다면, H_N단의 캐패시터 C_K,N은, 예를 들면, 방전하지 않을 것이고, 그러나 제3서밍 포인트 X_3,N는 약 -10볼트의 전위에 있을 것이다. 이 경우 추가 캐패시터 C_K,N의 전하는 역전되지 않을것이며, 그 결과로 상기 전압증배회로는 이 캐패시터 C_K,N에 의한 추가적 부하 하에 놓여지지 않는다. 만일 요구되는 문턱전압보상이 H단의 캐패시터 C_N에서의 신호상승(예를들어 1.5볼트)보다 작으면, 캐패시터 C_K,N의 전하는 각각의 전압에 대하여 각 클럭 사이클에서 반전되고, 상기 목적을 위해 필요한 전하는, H_N-1단의 선행 펌핑 캐패시터 C_N-1로 부터 제공되어 진다. 상기 결과는 저전압 손실이며, 캐패시터 C_K,N의 캐패시터는 펌핑 캐패시터 C_N의 전압보다 훨씬 낮다. 이 경우는 그러나 단지 상기 회로가 즉 예를들면 낮은 문턱전압과 낮은 기판 효과 같은 최적 성질을 가질때 발생하는데, 상기의 것은 실제에서는 규칙적으로 발생하지 않는다. 만일 제2도에도시된 문턱전압과 문턱저압추이 보상이 불충분하다면, HN단의 캐패시터 C_K,N는 고정된 전위 대신 서밍포인트 X_1,N에 대해 위상이 반대인 신호에 의해서도 트리거될수 있다. 예를들면, 만일 H_N단의 캐패시터 C_N가 클럭신호 에 의하여 트리거되면, 상기 캐패시터 C_K,N는 위상이 반대인 클럭신호

에 의해서 트리거 되어지지 않으면 안된다. 이런 방법으로, 캐패시터 C_N에서 전압 상승 레벨의 2개까지 문턱전압과 문턱전압추이의 합의 보상이 달성될 수 있다. 이런식의 트리거링은 가장 높은 기판 효과가 발생하는 출력전압과 가까운 전압증배회로의 상기 단들을 위해서 바람직스럽다. 만일 제2도에 도시된 전압증배회로가 한 전도 형식의 트랜지스터, 예를 들면 p-챈널형으로 구성되어 있고, 만일 높은 출력 전압이 발생되어져야 한다면, 그것은 드레인-서브스트레이트 다이오드(drain-substrate diode)최종단의 제2트랜지스터에서 달성된다. 예를 들면, 약-20볼트 출력전압에서, 전압증배회로의 최종단의 제2트랜지스터의 상기 게이트 전극은 전압손실을 피하기 위해서 약3.5볼트에서 4볼트까지 좀더 음으로 추이된다. 이미 상기 언급된 브레이크스루(breadthrough)전압을 넘어서는 것은 가능하다. 이런 식의 브레이크스루를 방지하기위해, 제2도에 도시된 전압증배회로의 최종 2또는 3단의 트랜지스터들은 만일 선행단이 p-챈널형의 트랜지스터들을 포함하고 있다면, 예를 들어 n-챈널형의 반대 전도형식의 트랜지스터들로 구성될 수 있다. 이런식의 전압증배단은 제5도에 도시되어 있고, 여기서 제1단 H_N-1은 p-챈널 트랜지스터들과 n-챈널트랜지스터들 H_N과 H_N+1의 2개의 최종단을 가지고 있다. 그러나, 이들 2개의 최종단 H_N과 H_N+1은 제1단 H_N-1과 설계면에서 다르다. 이들 단 각각은 각각이 N-챈널형인 2개의 MOS 트랜지스터 T_1,N과 T_2,N과 T_1,N+1과 T_2,N+1과 제1과 제2캐패시터 C_N과 C_B,N,과 C_N+1과 C_B,N+1을 포함한다. 이들 부품들은 제 1단 H_N-1과 같은 방법으로 장착되지만, 그러나 2개의 최종 단 H_N과 H_N+1의 제1트랜지스터들 T_1,N과 T_2,N의 소오스와 드레인 전극은 변경되고, 그 결과로 제1트랜지스터 T_1,N과 T_2,N의 드레인 전극들은 각각 제1서밍 포인트 X_1,N과 X_2,N을 구성하고 H_N단의 제1트랜지스터 T_1,N+1의 드레인 전극에 연결되고, 상기 트랜지스터의 소오스 전극은 H_N+1단의 출력을 형성한다. 제1단 H_N-1은 제2단 H_N의 제1트랜지스터 T_1,N의 드레인 전극에 대하여 제1단 H_N-1의 제1트랜지스터 T_1,N-1의 드레인 전극의 연걸에 의해 제2단 H_N에 연결된다. 제2와 제3단 H_N과 H_N+1의 제2트랜지스터 T_2,N과 T_2,N+1의 게이트 전극들은 이들 단 H_N과 H_N+1의 제1서밍 포인트 X_1,N과 X_1,N+1에 대해 연결된다. 반면에, 상기 트랜지스터 드레인 전극들은 각각 제2서밍 포인트 X_2,N과 X_2,N+1과 제1트랜지스터 T_1,N과 T_1,N+1의 소오스 전극에 대해 상기 트랜지스터 소오스 전극에 연결된다. 제5도에 도시된 이 회로의 기능은 다음에 설명된다. 클럭신호들

와

_B

와

_{B N-1 N-1 N N-1 1,N-1 N-1 N 1,N-1 1,N}의 같은 전위에 있을 필요가 있다. 최종단 H_N+1의 제1의 서밍 포인트 X_1,N+1의 전위는 -20볼트의 전위에 있다. 이것의 결과는 제2단 H_N의 제2트랜지스터 T_2,N가 도통하는 것이고, 상기 이유로 제2단 H_N의 제1트랜지스터 T_1,N의 게이트/소오스 전압은 0볼트이고 상기 트랜지스터는 그러므로 차단된다. 다음 클럭 페이스로의 전이에 있어서, 클럭 신호

와

_B

와

_{B N N+1 N 2,N N 2,N N 1,N N N+1 N+1 1,N+1 N+1 2,N+1 1,N+1}

와

_B 와

_{B N}서밍 포인트 X_1,N는 -16볼트의 전위로 되돌아 가고 최종단 H_N+1의 제1서밍 포인트 X_1,N는-20볼트로 되돌아 간다 ; 이것은 제2단 H_N의제2트랜지스터 T₂를 위한 4볼트의 게이트/소오스 전압을 발생시키며, 그 결과로 상기 트랜지스터는 전도상태로 전환된다. 이것은 제1트랜지스터 T_1,N의 소오스 전극에서 -20볼트의 전위가 제2단 H_N의 제2서밍 포인트 X_2,N에 전달되는 효과를 가지며, 상기의 결과로 이 제1트랜지스터 0볼트의 게이트/소오스 전압을 가지며 차단상태가 되며, 반면에 제1서밍 포인트 X_1,N+1의 -20볼트의 전위는 출력 V_HV또는 후속단에 동일단의 전도 제1트랜지스터 T_1,N+1를 통하여 전달된다. 만일 출력전압 V_HV보다 낮은 전압이 전압증배회로를 따라 분기된다면, 이것은 제4도에 도시된 것과 같이 달성될 수 있다. 여기서, 제2도에 도시된 전압증배회로의 N번째 단은 중간 전압이 분기될 곳에 도시되어 있다. 이것은 소오스 전극에 제1서밍 포인트 X_1,N에 연결되고 게이트 전극이 제1트랜지스터 T_1,N의 게이트 전극에 연결된 4번째 트랜지스터 T_4,N를 사용하여 달성된다. 상기 중간 전압은 이 4번째 트랜지스터 T_4,N의 드레인 전극에서 분기 될 수 있다. 이 4번째 트랜지스터 T_4,N는 제1트랜지스터 T_1,N가 도통할때 도통한다. 본 발명에 따른 전압증배회로의 상기 설명된 실시예는, 예를 들면, EEPROM 셀을 가진 칩에서 바람직스럽게 사용될 수 있다.

Claims (12)

1. 각각 제1및 제2MOS트랜지스터(T_1,NT_2,N)와 제1및 제2캐패시터(C_N, C_B,N)를 포함한 다수단(H_N)으로 구성된 전압증배회로에 있어서, 상기 제1캐패시터(C_N)를 통해 제1클럭신호(

   

   _B)를 공급하는 제1클럭션(L_1,N)에 연결되고, 상기 제1MOS 트랜지스터(T_1,N)의 전원전극에 직접 연결된 제1서밍 포인트(X_1,N)와, 상기 제 2캐패시터(C_B,N)를 통해 제2클럭신호 (

   

   _B

   

   _B)를 공급하는제1클럭션(L_2,N)에 연결되고, 상기 제1MOS 트랜지스터(T_1,N)의 게이트전극에 직접 상기제 2 MOS 트랜지스터(T_2,N)의 드레안 전극에 연결시킨 제2서밍 포인트(X_2,N)와, 한단(H_N+1)의제1서밍 포인트(X_1,N+1)를 통해 또다른 단(H_N)의 상기 제1MOS 트랜지스터(T_1,N)의 드레인 전극에 연결된 이웃단(H_N, H_N+1)으로 구성되어지고, 상기 단(H_N+1)의 제2MOS 트랜지스터(T_2,N+1)의 게이트 전극이 또다른 단(H_N)의 상기 제1MOS 트랜지스터(T_1,N)의 게이트 전극에 연결되어 있고, 상기 제1MOS 트랜지스터(T_1,N)을 블로킹하기 위한 각단(H_N)이 문턱 전압과 문턱전압추이의 합과 같거나 바로 아래인 값으로 MOS 트랜지스터의 게이트/소오스 전압을 설정하는 수단(T_3,N, C_K,N)을 갖는 것을 특징으로하는 전압증배회로.
2. 제1항에 있어서, 상기 수단이 제3MOS 트랜지스터(T_3,N)와 제3캐패시터(C_K,N)로 구성되는 것과, 상기 제3MOS 트랜지스터(T_3,N)의 소오스 전극이 제1서밍 포인트(X_1,N)에 연결되고 게이트 전극이 제2서밍 포인트(X_2,N)에 연결되고 드레인 전극이 제3서밍 포인트(X_3,N)를 통하여 제2MOS트랜지스터(T_2,N)의소오스 전극에 연결되는 것과, 상기 제3서밍 포인트(X_3,N)가 상기 제3캐패시터(C_K,N)를 통하여 정정 신호선(LK,N)에 연결되는 것을 특징으로하는 전압증배회로.
3. 제2항에 있어서, 정정신호선(L_K,N)에 일정한 동작전압(V_DD)이 인가되는 것을 특징으로 하는 전압증배회로.
4. 제2항에 있어서, 정정신호선(L_K,N)이 제1클럭신호선(L_1,N)에 연결되고 제1캐패시터(C_N)를 트리거하는 클럭신호 (

   

   B)에 대해 위상이 반대인 제1클럭신호(

   

   )가 인가되는 것을 특징으로 하는 전압증배회로.
5. 제2항에 있어서, 적절한 단이 전압증배호로에 걸린 중간 전압을 본기시키기 위해 제4MOS 트랜지스터(T_4,N)를 가지고, 사기 제4MOS 트랜지스터(T_4,N)의 소오스 전극이 제1서밍 포인트(X_1,N)에 연결되고, 게이트 전극이 제2서밍 포인트(X_2,N)에 연결되고, 중간 전압이 상기 제4MOS 트랜지스터(T_4,N)의 드래인 전극으로부터 분기 가능한 것을 특징으로하는 전압증배회로.
6. 제1항에 있어서, MOS 트랜지스터(T_1,N, T_2,N,과 T₃)가 p-챈널형인것을 특징으로 하는 전압증배회로.
7. 제1항에 있어서, MOS 트랜지스터(T_1,N, T_2,N,과 T_3,N)가 n-챈널형인것을 특징으로 하는 전압증배회로.
8. 다수단(H_N)을 가진 전압증배회로에 있어서, 제1과 제2MOS 트랜지스터(T_1,N,T_2,N)와 제 1과 제2캐패시터(C_N,C_B,N)로 구성된 각 단이, 제1클럭신호(

   

   

   )를 공급하는 제 1클럭선(L_1,N)에 상기 제1캐패시터(C_N)를 통하여 연결되어지는 상기 제1MOS 트랜지스터(T_1,N)의 드레인 전극에 대해 직접 연결되는 제1서밍 포인트(X_1,N)와, 제2콜럭신호(

   

   _B

   

   _{B 2,N B,N 2,N 1,N 2,N N 1,N N+1 1,N+1 N N+1 N 2,N 1,N}
9. 제8항에 있어서, MOS 트랜지스터(T_1,N, T_2,N)가 n-챈널형인것을 특징으로 하는 전압증배회로.
10. 제8항에 있어서, MOS 트랜지스터(T_1,N, T_2,N)가 p-챈널형인것을 특징으로 하는 전압증배회로.
11. 제9항에 있어서, 제1단에 제6항에 따라 p-챈널형의 MOS 트랜지스터가 제공되는 것과 최종단에 제8항에 따라 n-챈널형의 MOS 트랜지스터가 제공되는 것을 특징으로 하는 전압증배회로.
12. 제10항에 있어서, 제1단에 제10항에 따라 n-챈널형의 MOS 트랜지스터가 제공되는 것과 최종단에 제7항에 따라 p-챈널형의 MOS 트랜지스터가 제공되는 것을 특징으로 하는 전압증배회로

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