JPH08103070A - チャージポンプ回路 - Google Patents
チャージポンプ回路Info
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- JPH08103070A JPH08103070A JP23654594A JP23654594A JPH08103070A JP H08103070 A JPH08103070 A JP H08103070A JP 23654594 A JP23654594 A JP 23654594A JP 23654594 A JP23654594 A JP 23654594A JP H08103070 A JPH08103070 A JP H08103070A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
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- H01—ELECTRIC ELEMENTS
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- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
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- H01L27/0222—Charge pumping, substrate bias generation structures
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- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
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Abstract
(57)【要約】
【目的】昇圧効率を改善し、また素子に印加される実効
的な電圧が緩和されたチャージポンプ回路を供給する。 【構成】直列接続されたＮ型ＭＯＳＦＥＴ（ＭＮ０〜Ｍ
Ｎ４）と容量素子（Ｃ１〜Ｃ４）で構成されるチャージ
ポンプ回路において、Ｎ型ＭＯＳＦＥＴ（ＭＮ３，ＭＮ
４）の基板バイアスを電源電圧Ｖｃｃとすることで、バ
ックバイアス効果によるしきい値電圧の上昇を防止する
ことで昇圧効率を改善すると同時に、Ｎ型ＭＯＳＦＦＥ
Ｔ（ＭＮ３，ＭＮ４）のソース・ドレインに印加される
実効的な電圧を緩和できる。
的な電圧が緩和されたチャージポンプ回路を供給する。 【構成】直列接続されたＮ型ＭＯＳＦＥＴ（ＭＮ０〜Ｍ
Ｎ４）と容量素子（Ｃ１〜Ｃ４）で構成されるチャージ
ポンプ回路において、Ｎ型ＭＯＳＦＥＴ（ＭＮ３，ＭＮ
４）の基板バイアスを電源電圧Ｖｃｃとすることで、バ
ックバイアス効果によるしきい値電圧の上昇を防止する
ことで昇圧効率を改善すると同時に、Ｎ型ＭＯＳＦＦＥ
Ｔ（ＭＮ３，ＭＮ４）のソース・ドレインに印加される
実効的な電圧を緩和できる。
Description
【０００１】
【産業上の利用分野】本発明はチャージポンプ回路に関
し、特に昇圧特性を向上させたチャージポンプ回路に関
する。
し、特に昇圧特性を向上させたチャージポンプ回路に関
する。
【０００２】
【従来の技術】不揮発性半導体記憶装置の一種に電気的
にデータの書換えが可能なフラッシュメモリがあるが、
現在のフラッシュメモリはデータの書込時に高電圧が必
要なため１２Ｖ程度の電源が必要である。一方、揮発性
半導体記憶装置であるＳＲＡＭやＤＲＡＭさらにマイク
ロプロセッサ等は３Ｖ程度の電源で動作するものもあ
り、同一システム上にこれらの半導体記憶装置を混在し
て使用する場合にフラッシュメモリのために１２Ｖの電
源を用意する必要があり、システムのコストアップにつ
ながる欠点がある。これを改善する方法としてフラッシ
ュメモリ内にチャージポンプ回路を内蔵し、外部から供
給される５Ｖや３Ｖの電源から必要な高電圧をチャージ
ポンプ回路で発生させるのが一般的である。
にデータの書換えが可能なフラッシュメモリがあるが、
現在のフラッシュメモリはデータの書込時に高電圧が必
要なため１２Ｖ程度の電源が必要である。一方、揮発性
半導体記憶装置であるＳＲＡＭやＤＲＡＭさらにマイク
ロプロセッサ等は３Ｖ程度の電源で動作するものもあ
り、同一システム上にこれらの半導体記憶装置を混在し
て使用する場合にフラッシュメモリのために１２Ｖの電
源を用意する必要があり、システムのコストアップにつ
ながる欠点がある。これを改善する方法としてフラッシ
ュメモリ内にチャージポンプ回路を内蔵し、外部から供
給される５Ｖや３Ｖの電源から必要な高電圧をチャージ
ポンプ回路で発生させるのが一般的である。
【０００３】この第１の従来のチャージポンプ回路は、
例えば特開平２−２７６４６７号公報に開示されてい
る。
例えば特開平２−２７６４６７号公報に開示されてい
る。
【０００４】図１１は電源電圧Ｖｃｃよりも高電圧を発
生する第１の従来のチャージポンプ回路を示す回路図で
あり、図１２は図１１に示した第１の従来のチャージポ
ンプ回路で使用しているクロックＦＡ、ＦＢの電圧波形
図である。
生する第１の従来のチャージポンプ回路を示す回路図で
あり、図１２は図１１に示した第１の従来のチャージポ
ンプ回路で使用しているクロックＦＡ、ＦＢの電圧波形
図である。
【０００５】このチャージポンプ回路は、ゲートとドレ
インを相互接続したＮ型ＭＯＳＦＥＴ（ＭＮ１〜ＭＮ
４）を直列接続し、各ＭＯＳＦＥＴ（ＭＮ１〜ＭＮ４）
のゲートとドレインの接続点に容量素子（Ｃ１〜Ｃ４）
をそれぞれ接続し、各容量素子（Ｃ１〜Ｃ４）の他端に
は図１２に示す互に逆相のクロックＦＡおよびＦＢを交
互に接続する構成である。さらに、Ｎ型ＭＯＳＦＥＴ
（ＭＮ１）のドレインのゲートはＮ型ＭＯＳＦＥＴ（Ｎ
Ｍ０）を介して電源電圧Ｖｃｃに接続し、Ｎ型ＭＯＳＦ
ＥＴ（ＭＮ４）のソースをチャージポンプ回路の出力Ｖ
ｐｃｐとする構成である。なお、Ｎ型ＭＯＳＦＥＴ（Ｍ
Ｎ０）の役割は接続点Ａ１が高電位になった場合に接続
点Ａ１から電源電圧Ｖｃｃに電荷が移動するのを防止す
るためである。
インを相互接続したＮ型ＭＯＳＦＥＴ（ＭＮ１〜ＭＮ
４）を直列接続し、各ＭＯＳＦＥＴ（ＭＮ１〜ＭＮ４）
のゲートとドレインの接続点に容量素子（Ｃ１〜Ｃ４）
をそれぞれ接続し、各容量素子（Ｃ１〜Ｃ４）の他端に
は図１２に示す互に逆相のクロックＦＡおよびＦＢを交
互に接続する構成である。さらに、Ｎ型ＭＯＳＦＥＴ
（ＭＮ１）のドレインのゲートはＮ型ＭＯＳＦＥＴ（Ｎ
Ｍ０）を介して電源電圧Ｖｃｃに接続し、Ｎ型ＭＯＳＦ
ＥＴ（ＭＮ４）のソースをチャージポンプ回路の出力Ｖ
ｐｃｐとする構成である。なお、Ｎ型ＭＯＳＦＥＴ（Ｍ
Ｎ０）の役割は接続点Ａ１が高電位になった場合に接続
点Ａ１から電源電圧Ｖｃｃに電荷が移動するのを防止す
るためである。
【０００６】次に、この第１の従来のチャージポンプ回
路の動作を説明する。
路の動作を説明する。
【０００７】Ｎ型ＭＯＳＦＥＴ（ＭＮ０）のしきい値電
圧をＶｔｎ０とし、初期状態としてクロックＦＡがロウ
レベル（０Ｖ）の場合は接続点Ａ１は（Ｖｃｃ−Ｖｔｎ
０）の電位となる。その後、クロックＦＡがハイレベル
（５Ｖ）に変化すると接続点Ａ１の電位は次式（１）で
表せる。
圧をＶｔｎ０とし、初期状態としてクロックＦＡがロウ
レベル（０Ｖ）の場合は接続点Ａ１は（Ｖｃｃ−Ｖｔｎ
０）の電位となる。その後、クロックＦＡがハイレベル
（５Ｖ）に変化すると接続点Ａ１の電位は次式（１）で
表せる。
【０００８】 （Ｖｃｃ−Ｖｔｎ０）＋Ｖｆａ（Ｃ１／（Ｃ１＋Ｃ１Ｓ））…（１） ここでＶｆａはクロックＦＡの振幅であり、５Ｖの値で
あり、Ｃ１は容量素子Ｃ１の寄生容量（図には明記せ
ず）素子の容量値である。
あり、Ｃ１は容量素子Ｃ１の寄生容量（図には明記せ
ず）素子の容量値である。
【０００９】この時、クロックＦＢはロウレベル（０
Ｖ）なので接続点Ａ２は容量素子Ｃ２により電位が押し
下げられており、接続点Ａ１から接続点Ａ２に電荷Ｑ１
が移動し接続点Ａ２の電位が上昇するが、この時の接続
点Ａ２がとりうる最大の電位は次式（２）で表せる。
Ｖ）なので接続点Ａ２は容量素子Ｃ２により電位が押し
下げられており、接続点Ａ１から接続点Ａ２に電荷Ｑ１
が移動し接続点Ａ２の電位が上昇するが、この時の接続
点Ａ２がとりうる最大の電位は次式（２）で表せる。
【００１０】 （Ｖｃｃ−Ｖｔｎ０）＋Ｖｆａ（Ｃ１／（Ｃ１＋Ｃ１Ｓ））−Ｖｔｎ１…（２ ） ここでＶｔｎ１はＮ型ＭＯＳＦＥＴ（ＭＮ１）のしきい
値電圧値である。
値電圧値である。
【００１１】ここから、このチャージポンプ回路では１
段あたり Ｖｆａ（Ｃ１／（Ｃ１＋Ｃ１Ｓ））−Ｖｔｎ１ の電圧の昇圧が可能であることがわかる。
段あたり Ｖｆａ（Ｃ１／（Ｃ１＋Ｃ１Ｓ））−Ｖｔｎ１ の電圧の昇圧が可能であることがわかる。
【００１２】次に、クロックＦＡがロウレベル（０Ｖ）
の変化すると、接続点Ａ１の電位は押し下げられると同
時に電荷Ｑ１に相当する電荷がＮ型ＭＯＳＦＥＴ（ＭＮ
０）を介して電源Ｖｃｃから供給され（Ｖｃｃ−Ｖｔｎ
０）の電位となり、クロックＦＢがハイレベル（５Ｖ）
に変化すると、接続点Ａ１の場合と同様の原理で接続点
Ａ２の電位が高電圧となり接続点Ａ２から接続点Ａ３に
電荷Ｑ２が移動し接続点Ａ３の電位が上昇する。
の変化すると、接続点Ａ１の電位は押し下げられると同
時に電荷Ｑ１に相当する電荷がＮ型ＭＯＳＦＥＴ（ＭＮ
０）を介して電源Ｖｃｃから供給され（Ｖｃｃ−Ｖｔｎ
０）の電位となり、クロックＦＢがハイレベル（５Ｖ）
に変化すると、接続点Ａ１の場合と同様の原理で接続点
Ａ２の電位が高電圧となり接続点Ａ２から接続点Ａ３に
電荷Ｑ２が移動し接続点Ａ３の電位が上昇する。
【００１３】このようにＮ型ＭＯＳＦＥＴ（ＭＮ１）か
らＮ型ＭＯＳＦＥＴ（ＭＮ４）を介して順次電荷を移動
させながら昇圧させて最終的に出力Ｖｐｃｐに高電圧を
出力する。このチャージポンプ回路の出力電圧の最大値
Ｖｍａｘは一般に次式（３）で表せる。
らＮ型ＭＯＳＦＥＴ（ＭＮ４）を介して順次電荷を移動
させながら昇圧させて最終的に出力Ｖｐｃｐに高電圧を
出力する。このチャージポンプ回路の出力電圧の最大値
Ｖｍａｘは一般に次式（３）で表せる。
【００１４】 Ｖｍａｘ＝（Ｖｃｃ＋Ｖｔｎ０）＋Ｎ（Ｖｆ（Ｃｎ／（Ｃｎ＋Ｃｎｓ））−Ｖ ｔｎｎ）…（３） Ｎはチャージポンプ回路の段数で、第１の従来のチャー
ジポンプ回路は４段構成である。
ジポンプ回路は４段構成である。
【００１５】また、ＶｆはクロックＦＡ，ＦＢの振幅で
あり、Ｃｎは昇圧用容量（Ｃ１〜Ｃ４）の容量値でＣｎ
ｓは接続点（Ａ１〜Ａ４）の寄生容量値でＶｔｎｎはＮ
型ＭＯＳＦＥＴ（ＭＮ１〜ＭＮ４）のしきい値電圧であ
る。
あり、Ｃｎは昇圧用容量（Ｃ１〜Ｃ４）の容量値でＣｎ
ｓは接続点（Ａ１〜Ａ４）の寄生容量値でＶｔｎｎはＮ
型ＭＯＳＦＥＴ（ＭＮ１〜ＭＮ４）のしきい値電圧であ
る。
【００１６】ここで簡単のために、Ｖｔｎ０＝Ｖｔｎｎ
＝１Ｖ、Ｖｃｃ＝５Ｖ、Ｖｆ＝５Ｖ、Ｃｎ＝１０ｐＦ、
ＣｎＳ＝１ｐＦ、Ｎ＝４とすると、出力電圧の最大値Ｖ
ｍａｘは約１８．２Ｖが得られる。
＝１Ｖ、Ｖｃｃ＝５Ｖ、Ｖｆ＝５Ｖ、Ｃｎ＝１０ｐＦ、
ＣｎＳ＝１ｐＦ、Ｎ＝４とすると、出力電圧の最大値Ｖ
ｍａｘは約１８．２Ｖが得られる。
【００１７】しかし、実際にはＮ型ＭＯＳＦＥＴ（ＭＮ
０、ＭＮ１〜ＭＮ４）のしきい値電圧は図１３に示すよ
うに基板ＶｂとソースＶｓ間の電位差Ｖｂｓによるバッ
クバイアス効果により上昇するためチャージポンプ回路
の各段の昇圧効率は出力端に近いほど低下し上記のよう
な出力電圧は得られない。
０、ＭＮ１〜ＭＮ４）のしきい値電圧は図１３に示すよ
うに基板ＶｂとソースＶｓ間の電位差Ｖｂｓによるバッ
クバイアス効果により上昇するためチャージポンプ回路
の各段の昇圧効率は出力端に近いほど低下し上記のよう
な出力電圧は得られない。
【００１８】例えば、図１３に示すバックバイアス特性
を有するＮ型ＭＯＳＦＥＴを用いて図１１に示すチャー
ジポンプ回路を形成した場合に出力電圧Ｖｐｃｐに１０
Ｖを得るためにはＮ型ＭＯＳＦＥＴ（ＭＮ４）には基板
とソース間電位差ＶｂｓはＶｂｓ＝（−１０Ｖ）のバッ
クバイアスが印加されることになるので、しきい値電圧
は２．５Ｖとなり接続Ａ４は１２．５Ｖ以上に昇圧され
る必要がある。
を有するＮ型ＭＯＳＦＥＴを用いて図１１に示すチャー
ジポンプ回路を形成した場合に出力電圧Ｖｐｃｐに１０
Ｖを得るためにはＮ型ＭＯＳＦＥＴ（ＭＮ４）には基板
とソース間電位差ＶｂｓはＶｂｓ＝（−１０Ｖ）のバッ
クバイアスが印加されることになるので、しきい値電圧
は２．５Ｖとなり接続Ａ４は１２．５Ｖ以上に昇圧され
る必要がある。
【００１９】このようなバックバイアス効果でのしきい
値電圧の上昇によるチャージポンプ回路の昇圧効率低下
を改善する第２の従来のチャージポンプ回路が「Ａ ５
−Ｖ−Ｏｎｌｙ Ｏｐｅｒａｔｉｏｎ ０．６μｍ Ｆ
ｌａｓｈ ＥＥＰＲＯＭ ｗｉｔｈ Ｒｏｗ Ｄｅｃｏ
ｄｅｒ Ｓｃｈｅｍｅ ｉｎ Ｔｒｉｐｌｅ−Ｗｅｌｌ
Ｓｔｒｕｃｔｕｒｅ」と題する論文；ＩＥＥＥ ＪＯ
ＵＲＮＡＬ ＯＦＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵ
ＩＴＳ；ＶＯＬＵＭＥ ２７ ＮＵＭＢＥＲ １１；ｐ
ｐ．１５４０〜１５４６に開示されている。
値電圧の上昇によるチャージポンプ回路の昇圧効率低下
を改善する第２の従来のチャージポンプ回路が「Ａ ５
−Ｖ−Ｏｎｌｙ Ｏｐｅｒａｔｉｏｎ ０．６μｍ Ｆ
ｌａｓｈ ＥＥＰＲＯＭ ｗｉｔｈ Ｒｏｗ Ｄｅｃｏ
ｄｅｒ Ｓｃｈｅｍｅ ｉｎ Ｔｒｉｐｌｅ−Ｗｅｌｌ
Ｓｔｒｕｃｔｕｒｅ」と題する論文；ＩＥＥＥ ＪＯ
ＵＲＮＡＬ ＯＦＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵ
ＩＴＳ；ＶＯＬＵＭＥ ２７ ＮＵＭＢＥＲ １１；ｐ
ｐ．１５４０〜１５４６に開示されている。
【００２０】この第２の従来のチャージポンプ回路の回
路図を図１４に、この第２の従来のチャージポンプ回路
で使用するクロック（Ｆ１〜Ｆ４）の電圧波形図を図１
５に示す。
路図を図１４に、この第２の従来のチャージポンプ回路
で使用するクロック（Ｆ１〜Ｆ４）の電圧波形図を図１
５に示す。
【００２１】このチャージポンプ回路は、Ｎ型ＭＯＳＦ
ＥＴ（ＭＮ１１〜ＭＮ４１）のそれぞれのゲートとドレ
インをＮ型ＭＯＳＦＥＴ（ＭＮ１２〜ＭＮ４２）を介し
て接続し、Ｎ型ＭＯＳＦＥＴ（ＭＮ１１〜ＭＮ４１）の
ゲートとドレインにはそれぞれ容量素子（Ｃ１２〜Ｃ３
４）および容量素子（Ｃ１１〜Ｃ３３）を接続する構成
である。
ＥＴ（ＭＮ１１〜ＭＮ４１）のそれぞれのゲートとドレ
インをＮ型ＭＯＳＦＥＴ（ＭＮ１２〜ＭＮ４２）を介し
て接続し、Ｎ型ＭＯＳＦＥＴ（ＭＮ１１〜ＭＮ４１）の
ゲートとドレインにはそれぞれ容量素子（Ｃ１２〜Ｃ３
４）および容量素子（Ｃ１１〜Ｃ３３）を接続する構成
である。
【００２２】このチャージポンプ回路の動作を、例え
ば、Ｎ型ＭＯＳＦＥＴ（ＭＮ４１）に着目して説明する
と、このチャージポンプ回路は、図１５に示す時間ｔ１
においてクロックＦ３が５Ｖになることで容量素子Ｃ３
１により接続点Ａ３の電位が上昇するが、この時クロッ
クＦ１は５Ｖであり接続点Ａ４の電位は容量素子Ｃ３３
により高電位になっているので、Ｎ型ＭＯＳＦＥＴ（Ｍ
Ｎ４２）は導通状態であり接続点Ａ３の電位はＮ型ＭＯ
ＳＦＥＴ（ＭＮ４２）を介してＮ型ＭＯＳＦＥＴ（ＭＮ
４１）のゲートと容量素子Ｃ３４の接続点Ａ４１に伝達
される。
ば、Ｎ型ＭＯＳＦＥＴ（ＭＮ４１）に着目して説明する
と、このチャージポンプ回路は、図１５に示す時間ｔ１
においてクロックＦ３が５Ｖになることで容量素子Ｃ３
１により接続点Ａ３の電位が上昇するが、この時クロッ
クＦ１は５Ｖであり接続点Ａ４の電位は容量素子Ｃ３３
により高電位になっているので、Ｎ型ＭＯＳＦＥＴ（Ｍ
Ｎ４２）は導通状態であり接続点Ａ３の電位はＮ型ＭＯ
ＳＦＥＴ（ＭＮ４２）を介してＮ型ＭＯＳＦＥＴ（ＭＮ
４１）のゲートと容量素子Ｃ３４の接続点Ａ４１に伝達
される。
【００２３】次に、時間ｔ２においてクロックＦ１が０
Ｖになると接続点Ａ４の電位は容量素子Ｃ３３により押
し下げられＮ型ＭＯＳＦＥＴ（ＭＮ４２）は非導通状態
となる。次に、時間ｔ３においてクロックＦ４が５Ｖに
変化すると、Ｎ型ＭＯＳＦＥＴ（ＭＮ４１）のゲート電
位は容量素子Ｃ３４によりさらに押し上げられ接続点Ａ
３から接続点Ａ４への電荷移動の効率を向上させてい
る。
Ｖになると接続点Ａ４の電位は容量素子Ｃ３３により押
し下げられＮ型ＭＯＳＦＥＴ（ＭＮ４２）は非導通状態
となる。次に、時間ｔ３においてクロックＦ４が５Ｖに
変化すると、Ｎ型ＭＯＳＦＥＴ（ＭＮ４１）のゲート電
位は容量素子Ｃ３４によりさらに押し上げられ接続点Ａ
３から接続点Ａ４への電荷移動の効率を向上させてい
る。
【００２４】
【発明が解決しようとする課題】しかしながら、以上説
明した第１の従来のチャージポンプ回路は、まず図１１
に示したチャージポンプ回路を構成するＭＯＳＦＥＴの
しきい値電圧が基板ＶｂとソースＶｓ間の電位差Ｖｂｓ
によるバックバイアス効果により上昇するため、チャー
ジポンプ回路の段数を多くしなくてはならず、この回路
を半導体記憶装置上に配置する場合に大きな占有面積を
必要とし半導体記憶装置のチップ面積を大きくする欠点
があった。
明した第１の従来のチャージポンプ回路は、まず図１１
に示したチャージポンプ回路を構成するＭＯＳＦＥＴの
しきい値電圧が基板ＶｂとソースＶｓ間の電位差Ｖｂｓ
によるバックバイアス効果により上昇するため、チャー
ジポンプ回路の段数を多くしなくてはならず、この回路
を半導体記憶装置上に配置する場合に大きな占有面積を
必要とし半導体記憶装置のチップ面積を大きくする欠点
があった。
【００２５】また、このチャージポンプ回路は、出力に
１０Ｖを得るためには接続点Ａ４に１２．５Ｖ以上の電
圧を印加しなければならないので、昇圧回路を構成する
ＭＯＳＦＥＴのソースおよびドレイン拡散層の接合耐圧
も１２．５Ｖ以上必要となり、このためにこの耐圧が十
分に得られない場合にはソースおよびドレイン拡散層の
形成に特殊な製造工程が必要になり、半導体装置の製造
工程が長くなる欠点もある。
１０Ｖを得るためには接続点Ａ４に１２．５Ｖ以上の電
圧を印加しなければならないので、昇圧回路を構成する
ＭＯＳＦＥＴのソースおよびドレイン拡散層の接合耐圧
も１２．５Ｖ以上必要となり、このためにこの耐圧が十
分に得られない場合にはソースおよびドレイン拡散層の
形成に特殊な製造工程が必要になり、半導体装置の製造
工程が長くなる欠点もある。
【００２６】また、図１４に示す昇圧効率を改善した第
２の従来のチャージポンプ回路を構成するＭＯＳＦＥＴ
のソースおよびドレイン拡散に要求される接合耐圧は第
１の従来の昇圧回路と同様であり、また素子数が多く、
クロック信号も４種類必要であり回路規模が大きくなる
欠点があった。
２の従来のチャージポンプ回路を構成するＭＯＳＦＥＴ
のソースおよびドレイン拡散に要求される接合耐圧は第
１の従来の昇圧回路と同様であり、また素子数が多く、
クロック信号も４種類必要であり回路規模が大きくなる
欠点があった。
【００２７】
【課題を解決するための手段】本発明のチャージポンプ
回路は、トランジスタのゲート電流路の一端とを接続し
て入力端とし前記電流路の他端を出力端とする入力ダイ
オード素子と、トランジスタのゲートと電流路の一端と
を接続して入力端として前記トランジスタの電流路の他
端を出力端とするダイオード素子とこのダイオード素子
の前記入力端に一端を接続した容量素子とから成る昇圧
単位回路の複数とを備え、前記入力ダイオード素子の入
力端に第１の電源を接続し、前記入力ダイオード素子を
前記昇圧単位回路に接続し、さらに、前記ダイオード素
子の極性が同一となるように前記昇圧単位回路の複数を
接続し、隣接する前記昇圧単位回路の前記容量素子の他
端に互いに逆相のクロック信号を入力し、前記複数接続
された昇圧単位回路の一端の入力端に第１の電位を受け
て前記クロック信号により前記昇圧単位回路の前段に蓄
積された電荷を前記昇圧回路の後段に転送しつつ順次昇
圧し、前記複数接続された昇圧単位回路の他端の出力端
に第２の電位を出力し、前記複数の昇圧単位回路の最終
段の出力端から出力電圧を出力するチャージポンプ回路
において、前記複数の昇圧単位回路の前記ダイオード入
力素子からｍ番目（ｍは正の整数）および（ｍ＋１）番
目の昇圧単位回路の構成する前記トランジスタの基板電
位のそれぞれを第１の基板電位とし、前記複数の昇圧単
位回路の前記ダイオード入力素子から（ｍ＋２）番目以
上の前記昇圧単位回路を構成する前記トランジスタの基
板電位を前記第１の基板電位とは異る電位の第２の基板
電位とする構成である。
回路は、トランジスタのゲート電流路の一端とを接続し
て入力端とし前記電流路の他端を出力端とする入力ダイ
オード素子と、トランジスタのゲートと電流路の一端と
を接続して入力端として前記トランジスタの電流路の他
端を出力端とするダイオード素子とこのダイオード素子
の前記入力端に一端を接続した容量素子とから成る昇圧
単位回路の複数とを備え、前記入力ダイオード素子の入
力端に第１の電源を接続し、前記入力ダイオード素子を
前記昇圧単位回路に接続し、さらに、前記ダイオード素
子の極性が同一となるように前記昇圧単位回路の複数を
接続し、隣接する前記昇圧単位回路の前記容量素子の他
端に互いに逆相のクロック信号を入力し、前記複数接続
された昇圧単位回路の一端の入力端に第１の電位を受け
て前記クロック信号により前記昇圧単位回路の前段に蓄
積された電荷を前記昇圧回路の後段に転送しつつ順次昇
圧し、前記複数接続された昇圧単位回路の他端の出力端
に第２の電位を出力し、前記複数の昇圧単位回路の最終
段の出力端から出力電圧を出力するチャージポンプ回路
において、前記複数の昇圧単位回路の前記ダイオード入
力素子からｍ番目（ｍは正の整数）および（ｍ＋１）番
目の昇圧単位回路の構成する前記トランジスタの基板電
位のそれぞれを第１の基板電位とし、前記複数の昇圧単
位回路の前記ダイオード入力素子から（ｍ＋２）番目以
上の前記昇圧単位回路を構成する前記トランジスタの基
板電位を前記第１の基板電位とは異る電位の第２の基板
電位とする構成である。
【００２８】また、本発明のチャージポンプ回路の前記
トランジスタはＮ型ＭＯＳＦＥＴであり、前記第１の基
板電位は前記第２の基板電位よりも高い電位である構成
とすることもできる。
トランジスタはＮ型ＭＯＳＦＥＴであり、前記第１の基
板電位は前記第２の基板電位よりも高い電位である構成
とすることもできる。
【００２９】さらに本発明のチャージポンプ回路の前記
第１の電源は、接地電位よりも高い電位を有する電源で
構成することもできる。
第１の電源は、接地電位よりも高い電位を有する電源で
構成することもできる。
【００３０】またさらに、本発明のチャージポンプ回路
の前記トランジスタはＰ型ＭＯＳＦＥＴであり、前記第
１の基板電位は前記第２の基板電位よりも低い電位であ
る構成とすることもできる。
の前記トランジスタはＰ型ＭＯＳＦＥＴであり、前記第
１の基板電位は前記第２の基板電位よりも低い電位であ
る構成とすることもできる。
【００３１】さらにまた、本発明のチャージポンプ回路
の前記第１の電源は接地電位以下の電位を有する電源で
構成することもできる。また、本発明のチャージポンプ
回路は、前記出力電圧の電圧レベルを検出するレベル検
出回路を備え、このレベル検出回路の出力で前記第２の
基板電位を制御する構成とすることもできる。
の前記第１の電源は接地電位以下の電位を有する電源で
構成することもできる。また、本発明のチャージポンプ
回路は、前記出力電圧の電圧レベルを検出するレベル検
出回路を備え、このレベル検出回路の出力で前記第２の
基板電位を制御する構成とすることもできる。
【００３２】
【実施例】次に、図面を参照して本発明の実施例を説明
する。
する。
【００３３】図１は本発明の第１の実施例のチャージポ
ンプ回路の回路図である。
ンプ回路の回路図である。
【００３４】この実施例は図１１に示した第１の従来の
チャージポンプ回路と同様に電源電圧Ｖｃｃよりも高電
圧を発生する昇圧回路を有する構成であり、この実施例
で使用しているクロックＦＡおよびＦＢには図１２に示
した電圧波形図と同様のクロックを用いている。
チャージポンプ回路と同様に電源電圧Ｖｃｃよりも高電
圧を発生する昇圧回路を有する構成であり、この実施例
で使用しているクロックＦＡおよびＦＢには図１２に示
した電圧波形図と同様のクロックを用いている。
【００３５】図１に示す本発明の第１の実施例のチャー
ジポンプ回路は、ゲートとドレインを相互接続したＮ型
ＭＯＳＦＥＴ（ＭＮ１〜ＭＮ４）を直列接続し、各ＭＯ
ＳＦＥＴ（ＭＮ１〜ＭＮ４）のゲートとドレインの接続
点に容量素子（Ｃ１〜Ｃ４）をそれぞれ接続し、各容量
素子（Ｃ１〜Ｃ４）の他端には図１２に示す逆相のクロ
ックＦＡ、ＦＢを交互に入力する構成である。
ジポンプ回路は、ゲートとドレインを相互接続したＮ型
ＭＯＳＦＥＴ（ＭＮ１〜ＭＮ４）を直列接続し、各ＭＯ
ＳＦＥＴ（ＭＮ１〜ＭＮ４）のゲートとドレインの接続
点に容量素子（Ｃ１〜Ｃ４）をそれぞれ接続し、各容量
素子（Ｃ１〜Ｃ４）の他端には図１２に示す逆相のクロ
ックＦＡ、ＦＢを交互に入力する構成である。
【００３６】また、Ｎ型ＭＯＳＦＥＴ（ＭＮ１）のドレ
インとゲートはＮ型ＭＯＳＦＥＴ（ＭＮ０）を介して電
源電圧Ｖｃｃに接続し、Ｎ型ＭＯＳＦＥＴ（ＭＮ４）の
ソースを昇圧回路の出力Ｖｐｃｐとする構成である。こ
の実施例のチャージポンプ回路のＮ型ＭＯＳＦＥＴ（Ｍ
Ｎ０〜ＭＮ２）の基板電位は接地電位（０Ｖ）とし、Ｎ
型ＭＯＳＦＥＴ（ＭＮ３〜ＭＮ４）の基板電位は電源電
圧Ｖｃｃとする構成である。
インとゲートはＮ型ＭＯＳＦＥＴ（ＭＮ０）を介して電
源電圧Ｖｃｃに接続し、Ｎ型ＭＯＳＦＥＴ（ＭＮ４）の
ソースを昇圧回路の出力Ｖｐｃｐとする構成である。こ
の実施例のチャージポンプ回路のＮ型ＭＯＳＦＥＴ（Ｍ
Ｎ０〜ＭＮ２）の基板電位は接地電位（０Ｖ）とし、Ｎ
型ＭＯＳＦＥＴ（ＭＮ３〜ＭＮ４）の基板電位は電源電
圧Ｖｃｃとする構成である。
【００３７】次に、この実施例のチャージポンプ回路の
回路動作について説明すると、この実施例のチャージポ
ンプ回路は、図１１に示した従来と同様な動作をし、出
力電圧の最大値Ｖｍａｘも式（３）で示したものと同じ
値をとるが、昇圧回路を構成するＮ型ＭＯＳＦＥＴのし
きい値電圧が基板バックバイアス高価で上昇することに
よる昇圧回路の各段の電荷伝達効率の低下が第１の従来
のチャージポンプ回路よりも大きく改善される。
回路動作について説明すると、この実施例のチャージポ
ンプ回路は、図１１に示した従来と同様な動作をし、出
力電圧の最大値Ｖｍａｘも式（３）で示したものと同じ
値をとるが、昇圧回路を構成するＮ型ＭＯＳＦＥＴのし
きい値電圧が基板バックバイアス高価で上昇することに
よる昇圧回路の各段の電荷伝達効率の低下が第１の従来
のチャージポンプ回路よりも大きく改善される。
【００３８】すなわち、Ｎ型ＭＯＳＦＥＴ（ＭＮ３およ
びＭＮ４）のそれぞれの基板バイアスは電源電圧Ｖｃｃ
としているので、第１の従来のチャージポンプ回路と同
様に図１３に示す基板バックバイアス特性を有するＮ型
ＭＯＳＦＥＴを用いて昇圧回路を構成した場合、出力Ｖ
ｐｃｐ＝１０Ｖを得るためにはＮ型ＭＯＳＦＥＴ（ＭＮ
４）にはバッファバイアス電圧Ｖｂｓに（−５Ｖ）が印
加されることになるので、しきい値電圧は１．８Ｖとな
り接続点Ａ４は１１．８Ｖ以上に昇圧させればよく、従
来のチャージポンプ回路と比較して０．７Ｖの改善効果
がある。このことはチャージポンプ回路の昇圧能力を従
来のチャージポンプ回路より向上できる。
びＭＮ４）のそれぞれの基板バイアスは電源電圧Ｖｃｃ
としているので、第１の従来のチャージポンプ回路と同
様に図１３に示す基板バックバイアス特性を有するＮ型
ＭＯＳＦＥＴを用いて昇圧回路を構成した場合、出力Ｖ
ｐｃｐ＝１０Ｖを得るためにはＮ型ＭＯＳＦＥＴ（ＭＮ
４）にはバッファバイアス電圧Ｖｂｓに（−５Ｖ）が印
加されることになるので、しきい値電圧は１．８Ｖとな
り接続点Ａ４は１１．８Ｖ以上に昇圧させればよく、従
来のチャージポンプ回路と比較して０．７Ｖの改善効果
がある。このことはチャージポンプ回路の昇圧能力を従
来のチャージポンプ回路より向上できる。
【００３９】またチャージポンプ回路を構成するトラン
ジスタのソース・ドレイン拡散層のに要求される接合耐
圧も接続点Ａ４の電位が１１．８Ｖなのに対し基板バイ
アスが５Ｖなのでソース・ドレインに印加される実効的
な電圧は（１１．８−５）＝６．８Ｖと従来のチャージ
ポンプ回路の１２．５Ｖに対し約半分の低電圧に抑れら
れる効果もある。
ジスタのソース・ドレイン拡散層のに要求される接合耐
圧も接続点Ａ４の電位が１１．８Ｖなのに対し基板バイ
アスが５Ｖなのでソース・ドレインに印加される実効的
な電圧は（１１．８−５）＝６．８Ｖと従来のチャージ
ポンプ回路の１２．５Ｖに対し約半分の低電圧に抑れら
れる効果もある。
【００４０】なお、この実施例でＮ型ＭＯＳＦＥＴ（Ｍ
Ｎ３，ＭＮ４）の基板バイアスのみ電源電圧Ｖｃｃとし
ている理由は、通常の動作状態において接続点Ａ１また
はＡ２は電源電圧Ｖｃｃよりも低電圧になるため、これ
らのＮ型ＭＯＳＦＥＴの基板バイアスを電源電圧Ｖｃｃ
とするとＮ型ＭＯＳＦＥＴのソース・ドレイン拡散層が
順方向バイアスとなり基板とソース・ドレイン間に電流
が流れて基板電位が不安定となるのを防止するためであ
る。
Ｎ３，ＭＮ４）の基板バイアスのみ電源電圧Ｖｃｃとし
ている理由は、通常の動作状態において接続点Ａ１また
はＡ２は電源電圧Ｖｃｃよりも低電圧になるため、これ
らのＮ型ＭＯＳＦＥＴの基板バイアスを電源電圧Ｖｃｃ
とするとＮ型ＭＯＳＦＥＴのソース・ドレイン拡散層が
順方向バイアスとなり基板とソース・ドレイン間に電流
が流れて基板電位が不安定となるのを防止するためであ
る。
【００４１】一方、接続点Ａ３またはＡ４は動作直後は
電圧が低いのでこの期間はＮ型ＭＯＳＦＥＴのソース・
ドレイン拡散層が順方向バイアスとなるが、ある程度時
間が経過し出力電圧が上昇すれば接続点Ａ３またはＡ４
は高電圧で動作するのでＮ型ＭＯＳＦＥＴのソース・ド
レイン拡散層が順方向バイアスとなることはない。
電圧が低いのでこの期間はＮ型ＭＯＳＦＥＴのソース・
ドレイン拡散層が順方向バイアスとなるが、ある程度時
間が経過し出力電圧が上昇すれば接続点Ａ３またはＡ４
は高電圧で動作するのでＮ型ＭＯＳＦＥＴのソース・ド
レイン拡散層が順方向バイアスとなることはない。
【００４２】図２は図１に示した第１の実施例のチャー
ジポンプ回路Ｐ型半導体基板上に形成した場合の一例を
示す断面図であり、Ｎ型ＭＯＳＦＥＴ（ＭＮ２〜ＭＮ
４）の部分について示してある。
ジポンプ回路Ｐ型半導体基板上に形成した場合の一例を
示す断面図であり、Ｎ型ＭＯＳＦＥＴ（ＭＮ２〜ＭＮ
４）の部分について示してある。
【００４３】この第１の実施例のチャージポンプ回路
は、Ｐ型半導体基板１７１上にＰ型ウェル１５１と、こ
のＰ型ウェル１５１を内包するようにＮ型ウェル１６１
を形成し、Ｐ型ウェル１５１とＮ型ウェル１６１はそれ
ぞれＰ型拡散層１２１およびＮ型拡散層１１６により電
源電圧Ｖｃｃを印加する構成である。
は、Ｐ型半導体基板１７１上にＰ型ウェル１５１と、こ
のＰ型ウェル１５１を内包するようにＮ型ウェル１６１
を形成し、Ｐ型ウェル１５１とＮ型ウェル１６１はそれ
ぞれＰ型拡散層１２１およびＮ型拡散層１１６により電
源電圧Ｖｃｃを印加する構成である。
【００４４】また、Ｎ型ＭＯＳＦＥＴ（ＭＮ２）はＰ型
半導体基板１１７上に形成されたＮ型拡散層１１１およ
び１１２ならびにゲート電極１３１により構成され、Ｎ
型ＭＯＳＦＥＴ（ＭＮ３およびＭＮ４）のそれぞれはＰ
型ウェル１５１上に形成されたＮ型拡散層１１３，１１
４および１１５ならびにゲート電極１３２および１３３
のそれぞれにより構成される。さらに、各拡散層はウィ
ールド酸化膜１４１，１４２，１４３および１４４のそ
れぞれにより分離される構成である。
半導体基板１１７上に形成されたＮ型拡散層１１１およ
び１１２ならびにゲート電極１３１により構成され、Ｎ
型ＭＯＳＦＥＴ（ＭＮ３およびＭＮ４）のそれぞれはＰ
型ウェル１５１上に形成されたＮ型拡散層１１３，１１
４および１１５ならびにゲート電極１３２および１３３
のそれぞれにより構成される。さらに、各拡散層はウィ
ールド酸化膜１４１，１４２，１４３および１４４のそ
れぞれにより分離される構成である。
【００４５】このように、Ｐ型半導体基板上ではＮ型Ｍ
ＯＳＦＥＴ（ＭＮ３およびＮＭ４）のそれぞれをＮ型ウ
ェル１６１に内包されたＰ型ウェル１５１上に形成し、
Ｎ型ウェル１６１とＰ型ウェル１５１に電源電圧Ｖｃｃ
を印加することで基板バイアスに電源電圧Ｖｃｃを印加
することが可能となる。
ＯＳＦＥＴ（ＭＮ３およびＮＭ４）のそれぞれをＮ型ウ
ェル１６１に内包されたＰ型ウェル１５１上に形成し、
Ｎ型ウェル１６１とＰ型ウェル１５１に電源電圧Ｖｃｃ
を印加することで基板バイアスに電源電圧Ｖｃｃを印加
することが可能となる。
【００４６】図３は図１に示した第１の実施例のチャー
ジポンプ回路Ｎ型半導体基板上に形成した場合の一例を
示す断面図であり、Ｎ型ＭＯＳＦＥＴ（ＭＮ２〜ＭＮ
４）お部分について示してある。
ジポンプ回路Ｎ型半導体基板上に形成した場合の一例を
示す断面図であり、Ｎ型ＭＯＳＦＥＴ（ＭＮ２〜ＭＮ
４）お部分について示してある。
【００４７】この第１の実施例のチャージポンプ回路
は、Ｎ型半導体基板２６１上にＰ型ウェル２５１と２５
２を分離して設け、それぞれＰ型拡散層２２１および２
２２のそれぞれにより接地電位および電源電圧Ｖｃｃを
それぞれに印加する構成である。
は、Ｎ型半導体基板２６１上にＰ型ウェル２５１と２５
２を分離して設け、それぞれＰ型拡散層２２１および２
２２のそれぞれにより接地電位および電源電圧Ｖｃｃを
それぞれに印加する構成である。
【００４８】また、Ｎ型ＭＯＳＦＥＴ（ＭＮ２）はＰ型
ウェル２５１に形成されたＮ型拡散層２１１および２１
２ならびにゲート電極２３１により構成され、Ｎ型ＭＯ
ＳＦＥＴ（ＭＮ３およびＭＮ４）のそれぞれはＰ型ウェ
ル２５２上に形成されたＮ型拡散層２１３，２１４およ
び２１５ならびにゲート電極２３２および２３３のそれ
ぞれにより構成される。さらに、各拡散層はフィールド
酸化膜２４１，２４２，２４３および２４４のそれぞれ
により分離される。
ウェル２５１に形成されたＮ型拡散層２１１および２１
２ならびにゲート電極２３１により構成され、Ｎ型ＭＯ
ＳＦＥＴ（ＭＮ３およびＭＮ４）のそれぞれはＰ型ウェ
ル２５２上に形成されたＮ型拡散層２１３，２１４およ
び２１５ならびにゲート電極２３２および２３３のそれ
ぞれにより構成される。さらに、各拡散層はフィールド
酸化膜２４１，２４２，２４３および２４４のそれぞれ
により分離される。
【００４９】このように、Ｎ型半導体基板上ではＮ型Ｍ
ＯＳＦＥＴ（ＭＮ３およびＮＭ４）ならびにＮ型ＭＯＳ
ＦＥＴ（ＭＮ０〜Ｍ６２）のそれぞれを異なるＰ型ウェ
ル上に形成し、それぞれのＰ型ウェルに所定の電位を与
えることで基板バイアスを設定できる。
ＯＳＦＥＴ（ＭＮ３およびＮＭ４）ならびにＮ型ＭＯＳ
ＦＥＴ（ＭＮ０〜Ｍ６２）のそれぞれを異なるＰ型ウェ
ル上に形成し、それぞれのＰ型ウェルに所定の電位を与
えることで基板バイアスを設定できる。
【００５０】図４は本発明の第２の実施例のチャージポ
ンプ回路の回路図である。
ンプ回路の回路図である。
【００５１】この実施例のチャージポンプ回路は、接地
電位（０Ｖ）よりも低電圧すなわち負電圧を発生するチ
ャージポンプ回路であり、この実施例で使用しているク
ロックＦＡおよび、ＦＢのそれぞれには図１２に示した
電圧波形図と同様のクロックを用いている。
電位（０Ｖ）よりも低電圧すなわち負電圧を発生するチ
ャージポンプ回路であり、この実施例で使用しているク
ロックＦＡおよび、ＦＢのそれぞれには図１２に示した
電圧波形図と同様のクロックを用いている。
【００５２】図４に示すチャージポンプ回路は、ゲート
とドレインを相互接続したＰ型ＭＯＳＦＥＴ（ＭＰ１〜
ＭＰ４）を直列接続し、各ＭＯＳＦＥＴ（ＭＰ１〜ＭＰ
４）のゲートとドレインの接続点に容量素子（Ｃ１〜Ｃ
４）をそれぞれ接続し、各容量素子（Ｃ１〜Ｃ４）の他
端には図１２に示す逆相のクロックＦＡおよびＦＢをそ
れぞれ交互に接続する構成である。
とドレインを相互接続したＰ型ＭＯＳＦＥＴ（ＭＰ１〜
ＭＰ４）を直列接続し、各ＭＯＳＦＥＴ（ＭＰ１〜ＭＰ
４）のゲートとドレインの接続点に容量素子（Ｃ１〜Ｃ
４）をそれぞれ接続し、各容量素子（Ｃ１〜Ｃ４）の他
端には図１２に示す逆相のクロックＦＡおよびＦＢをそ
れぞれ交互に接続する構成である。
【００５３】また、Ｐ型ＭＯＳＦＥＴ（ＭＰ１）のドレ
インとゲートはＰ型ＭＯＳＦＥＴ（ＭＰ０）を介して接
地電位（０Ｖ）に接続し、Ｐ型ＭＯＳＦＥＴ（ＭＰ４）
のソースをチャージポンプ回路の出力Ｖｎｃｐとする構
成である。
インとゲートはＰ型ＭＯＳＦＥＴ（ＭＰ０）を介して接
地電位（０Ｖ）に接続し、Ｐ型ＭＯＳＦＥＴ（ＭＰ４）
のソースをチャージポンプ回路の出力Ｖｎｃｐとする構
成である。
【００５４】この実施例は、Ｐ型ＭＯＳＦＥＴ（ＭＰ０
〜ＭＰ２）の基板電位は電源電圧Ｖｃｃとし、Ｐ型ＭＯ
ＳＦＥＴ（ＭＰ３〜ＭＰ４）の基板電位は接地電位（０
Ｖ）としている。
〜ＭＰ２）の基板電位は電源電圧Ｖｃｃとし、Ｐ型ＭＯ
ＳＦＥＴ（ＭＰ３〜ＭＰ４）の基板電位は接地電位（０
Ｖ）としている。
【００５５】この実施例のチャージポンプ回路の回路動
作はＰ型ＭＯＳＦＥＴ（ＭＰ０）のしきい値電圧をＶｔ
ｐ０とし、初期状態としてクロックＦＡがハイレベル
（５Ｖ）の場合は接続点Ａ１の電位は｜Ｖｔｐ０｜とな
る。その後、クロックＦＡがロウレベル（０Ｖ）に変化
すると接続点Ａ１の電位は次式（４）で表せる。
作はＰ型ＭＯＳＦＥＴ（ＭＰ０）のしきい値電圧をＶｔ
ｐ０とし、初期状態としてクロックＦＡがハイレベル
（５Ｖ）の場合は接続点Ａ１の電位は｜Ｖｔｐ０｜とな
る。その後、クロックＦＡがロウレベル（０Ｖ）に変化
すると接続点Ａ１の電位は次式（４）で表せる。
【００５６】 ｜Ｖｔｎ０｜−Ｖｆａ（Ｃ１／（Ｃ１＋Ｃ１Ｓ））…（４） ここで、ＶｆａはクロックＦＡの振幅であり、本例では
５Ｖであり、Ｃ１は容量素子Ｃ１の容量値でＣ１Ｓは接
続点Ａ１の寄生容量（図には明記せず）値である。
５Ｖであり、Ｃ１は容量素子Ｃ１の容量値でＣ１Ｓは接
続点Ａ１の寄生容量（図には明記せず）値である。
【００５７】この時クロックＦＢはハイレベル（５Ｖ）
なので接続点Ａ２は容量素子Ｃ２により電位が押し上げ
られており、接続点Ａ２から接続点Ａ１に電荷Ｑ１が移
動し接続点Ａ２の電位が下がるが、この次の接続点Ａ２
がとりうる最小の電位は次式（５）で表せる。
なので接続点Ａ２は容量素子Ｃ２により電位が押し上げ
られており、接続点Ａ２から接続点Ａ１に電荷Ｑ１が移
動し接続点Ａ２の電位が下がるが、この次の接続点Ａ２
がとりうる最小の電位は次式（５）で表せる。
【００５８】 ｜Ｖｔｐ０｜−Ｖｆａ（Ｃ１／（Ｃ１＋Ｃ１Ｓ））＋｜Ｖｔｐ１｜…（５） ここでＶｔｐ１はＰ型ＭＯＳＦＥＴ（ＭＰ１）のしきい
値電圧値である。
値電圧値である。
【００５９】ここから、この昇圧回路では１段あたり −Ｖｆａ（Ｃ１＋Ｃ１Ｓ）＋｜Ｖｔｐ１｜） の電圧の押し下げが可能であることがわかる。
【００６０】次に、クロックＦＡがハイレベル（５Ｖ）
に変化することで、接続点Ａ１の電位は押し上げられる
と同時に電荷Ｑ１に相当する電荷がＰ型ＭＯＳＦＥＴ
（ＭＰ０）を介して接地電位に放出され接続点Ａ１の電
位は｜Ｖｔｐ０｜となる。
に変化することで、接続点Ａ１の電位は押し上げられる
と同時に電荷Ｑ１に相当する電荷がＰ型ＭＯＳＦＥＴ
（ＭＰ０）を介して接地電位に放出され接続点Ａ１の電
位は｜Ｖｔｐ０｜となる。
【００６１】クロックＦＢがロウレベル（０Ｖ）に変化
することで、接続点Ａ１の場合と同様の原理で接続点Ａ
２の電位が低電圧となり接続点Ａ３から接続点Ａ２に電
荷Ｑ２が移動し接続点Ａ３の電位が下がる。
することで、接続点Ａ１の場合と同様の原理で接続点Ａ
２の電位が低電圧となり接続点Ａ３から接続点Ａ２に電
荷Ｑ２が移動し接続点Ａ３の電位が下がる。
【００６２】このように、Ｐ型ＭＯＳＦＥＴ（ＭＰ１）
からＰ型ＭＯＳＦＥＴ（ＭＰ４）を介して順次電荷を移
動させながら電位を下げて最終的に出力Ｖｎｃｐに負電
圧を出力する。このチャージポンプ回路の出力電圧の最
小値Ｖｍｉｎは一般に次式（６）で表せる。
からＰ型ＭＯＳＦＥＴ（ＭＰ４）を介して順次電荷を移
動させながら電位を下げて最終的に出力Ｖｎｃｐに負電
圧を出力する。このチャージポンプ回路の出力電圧の最
小値Ｖｍｉｎは一般に次式（６）で表せる。
【００６３】 Ｖｍｉｎ＝｜Ｖｔｐ０｜＋Ｎ（−Ｖｆ（Ｃｎ／（Ｃｎ＋Ｃｎｓ））＋｜Ｖｔｐ ｎ｜）…（６） Ｎはチャージポンプ回路の段数で第２の実施例のチャー
ジポンプ回路は４段構成である。
ジポンプ回路は４段構成である。
【００６４】また、ＶｆはクロックＦＡ，ＦＢの振幅で
あり、Ｃｎは昇圧用容量（Ｃ１〜Ｃ４）の容量値でＣｎ
ｓは接続点（Ａ１〜Ａ４）の寄生容量値でＶｔｐｎはＰ
型ＭＯＳＦＥＴ（ＭＰ１〜ＭＰ４）のしきい値電圧値で
ある。
あり、Ｃｎは昇圧用容量（Ｃ１〜Ｃ４）の容量値でＣｎ
ｓは接続点（Ａ１〜Ａ４）の寄生容量値でＶｔｐｎはＰ
型ＭＯＳＦＥＴ（ＭＰ１〜ＭＰ４）のしきい値電圧値で
ある。
【００６５】この実施例においてもＰ型ＭＯＳＦＥＴ
（ＭＰ３およびＭＰ４）のそれぞれの基板電位を接地電
位としているのでバックバイアス効果によるしきい値電
圧の上昇が防止され、チャージポンプ回路の各段の電荷
伝達効率の低下を防止でき、またＰ型ＭＯＳＦＥＴ Ｍ
Ｐ３およびＭＰ４のソース・ドレイン拡散層に印加され
る実効的な電圧も低く抑えられる。
（ＭＰ３およびＭＰ４）のそれぞれの基板電位を接地電
位としているのでバックバイアス効果によるしきい値電
圧の上昇が防止され、チャージポンプ回路の各段の電荷
伝達効率の低下を防止でき、またＰ型ＭＯＳＦＥＴ Ｍ
Ｐ３およびＭＰ４のソース・ドレイン拡散層に印加され
る実効的な電圧も低く抑えられる。
【００６６】図５は図４に示した第２の実施例のチャー
ジポンプ回路をＰ型半導体基板上に形成した場合の一例
を示す断面図であり、Ｐ型ＭＯＳＦＥＴ（ＭＰ２〜ＭＰ
４）の部分について示してある。
ジポンプ回路をＰ型半導体基板上に形成した場合の一例
を示す断面図であり、Ｐ型ＭＯＳＦＥＴ（ＭＰ２〜ＭＰ
４）の部分について示してある。
【００６７】この第２の実施例のチャージポンプ回路
は、Ｐ型半導体基板３６１上にＮ型ウェル３５１と３５
２を分離して設け、それぞれＮ型拡散層３２１および３
２２により電源電圧Ｖｃｃおよび接地電位をそれぞれに
印加する構成である。
は、Ｐ型半導体基板３６１上にＮ型ウェル３５１と３５
２を分離して設け、それぞれＮ型拡散層３２１および３
２２により電源電圧Ｖｃｃおよび接地電位をそれぞれに
印加する構成である。
【００６８】また、Ｐ型ＭＯＳＦＥＴ（ＭＰ２）はＮ型
ウェル３５１い形成されたＰ型拡散層３１１および３１
２ならびにゲート電極３３１により構成され、Ｐ型ＭＯ
ＳＦＥＴ（ＭＰ３およびＭＰ４）はそれぞれＮ型ウェル
３５２上に形成されたＰ型拡散層３１３，３１４および
３１５ならびにゲート電極３３２および３３３のそれぞ
れにより構成される。さらに、各拡散層はフィールド酸
化膜３４１，３４２，３４３および３４４のそれぞれに
より分離される。
ウェル３５１い形成されたＰ型拡散層３１１および３１
２ならびにゲート電極３３１により構成され、Ｐ型ＭＯ
ＳＦＥＴ（ＭＰ３およびＭＰ４）はそれぞれＮ型ウェル
３５２上に形成されたＰ型拡散層３１３，３１４および
３１５ならびにゲート電極３３２および３３３のそれぞ
れにより構成される。さらに、各拡散層はフィールド酸
化膜３４１，３４２，３４３および３４４のそれぞれに
より分離される。
【００６９】このように、Ｐ型半導体基板上ではＰ型Ｍ
ＯＳＦＥＴ（ＭＰ３およびＮＰ４）ならびにＰ型ＭＯＳ
ＦＥＴ（ＭＰ０〜ＭＰ２）のそれぞれを異なるＮ型ウェ
ル上に形成し、それぞれをＮ型ウェルに所定の電位を与
えることで基板バイアスを設定できる。
ＯＳＦＥＴ（ＭＰ３およびＮＰ４）ならびにＰ型ＭＯＳ
ＦＥＴ（ＭＰ０〜ＭＰ２）のそれぞれを異なるＮ型ウェ
ル上に形成し、それぞれをＮ型ウェルに所定の電位を与
えることで基板バイアスを設定できる。
【００７０】図６は図４に示した第２の実施例のチャー
ジポンプ回路Ｎ型半導体基板上に形成した場合の一例を
示す断面図であり、Ｐ型ＭＯＳＦＥＴ（ＭＰ２〜ＭＰ
４）お部分について示してある。
ジポンプ回路Ｎ型半導体基板上に形成した場合の一例を
示す断面図であり、Ｐ型ＭＯＳＦＥＴ（ＭＰ２〜ＭＰ
４）お部分について示してある。
【００７１】この第２の実施例のチャージポンプ回路
は、Ｎ型半導体基板４７１上にＮ型ウェル４５１と、こ
のＮ型ウェル４５１を内包するようにＰ型ウェル４６１
を形成し、Ｎ型ウェル４５１とＰ型ウェル４６１はそれ
ぞれＮ型拡散層４２１およびＰ型拡散層４１６により接
地電位を印加する構成である。
は、Ｎ型半導体基板４７１上にＮ型ウェル４５１と、こ
のＮ型ウェル４５１を内包するようにＰ型ウェル４６１
を形成し、Ｎ型ウェル４５１とＰ型ウェル４６１はそれ
ぞれＮ型拡散層４２１およびＰ型拡散層４１６により接
地電位を印加する構成である。
【００７２】また、Ｐ型ＭＯＳＦＥＴ（ＭＰ２）はＮ型
半導体基板４１７上に形成されたＰ型拡散層４１１およ
び４１２ならびにゲート電極４３１のそれぞれにより構
成され、Ｐ型ＭＯＳＦＥＴ ＭＰ３およびＭＰ４のそれ
ぞれはＮ型ウェル４５１上に形成されたＰ型拡散層４１
３，４１４および４１５ならびにゲート電極４３２およ
び４３３のそれぞれにより構成される。さらに、各拡散
層はウィールド酸化膜４４１，４４２，４４３および４
４４により分離される構成である。
半導体基板４１７上に形成されたＰ型拡散層４１１およ
び４１２ならびにゲート電極４３１のそれぞれにより構
成され、Ｐ型ＭＯＳＦＥＴ ＭＰ３およびＭＰ４のそれ
ぞれはＮ型ウェル４５１上に形成されたＰ型拡散層４１
３，４１４および４１５ならびにゲート電極４３２およ
び４３３のそれぞれにより構成される。さらに、各拡散
層はウィールド酸化膜４４１，４４２，４４３および４
４４により分離される構成である。
【００７３】このように、Ｎ型半導体基板上ではＰ型Ｍ
ＯＳＦＥＴ ＭＰ３およびＭＰ４のそれぞれをＰ型ウェ
ル４６１に内包されたＮ型ウェル４５１上に形成し、Ｐ
型ウェル４６１とＮ型ウェル４５１に接地電位を印加す
ることで基板バイアスに接地電位を印加することが可能
となる。
ＯＳＦＥＴ ＭＰ３およびＭＰ４のそれぞれをＰ型ウェ
ル４６１に内包されたＮ型ウェル４５１上に形成し、Ｐ
型ウェル４６１とＮ型ウェル４５１に接地電位を印加す
ることで基板バイアスに接地電位を印加することが可能
となる。
【００７４】次に、本発明の第３の実施例のチャージポ
ンプ回路の回路図である図７を参照すると、この第３の
実施例のチャージポンプ回路は、第１の実施例のチャー
ジポンプ回路と同様に電源電圧Ｖｃｃよりも高電圧を発
生する昇圧回路であり、この実施例で使用しているクロ
ックＦＡおよびＦＢのそれぞれに図１２に示した電圧波
形図と同様のクロックを用いている。
ンプ回路の回路図である図７を参照すると、この第３の
実施例のチャージポンプ回路は、第１の実施例のチャー
ジポンプ回路と同様に電源電圧Ｖｃｃよりも高電圧を発
生する昇圧回路であり、この実施例で使用しているクロ
ックＦＡおよびＦＢのそれぞれに図１２に示した電圧波
形図と同様のクロックを用いている。
【００７５】この実施例のチャージポンプ回路は、出力
Ｖｐｃｐの電圧レベルを検出するレベル検出回路ＬＤ１
とＰ型ＭＯＳＦＥＴ（ＭＰ１１）とＮ型ＭＯＳＦＥＴＭ
Ｎ５１から構成されるインバータ回路ＩＮＶ１とを設け
る以外は第１の実施例のチャージポンプ回路の構成要素
Ｎ型ＭＯＳＦＥＴ（ＭＮ０〜ＭＮ４）および容量素子
（Ｃ１〜Ｃ４）と同じ構成要素を有し、このインバータ
回路ＩＮＶ１の出力Ｎ型ＭＯＳＦＥＴ（ＭＮ３およびＭ
Ｎ４）のそれぞれの基板バイアスに接続する構成であ
る。
Ｖｐｃｐの電圧レベルを検出するレベル検出回路ＬＤ１
とＰ型ＭＯＳＦＥＴ（ＭＰ１１）とＮ型ＭＯＳＦＥＴＭ
Ｎ５１から構成されるインバータ回路ＩＮＶ１とを設け
る以外は第１の実施例のチャージポンプ回路の構成要素
Ｎ型ＭＯＳＦＥＴ（ＭＮ０〜ＭＮ４）および容量素子
（Ｃ１〜Ｃ４）と同じ構成要素を有し、このインバータ
回路ＩＮＶ１の出力Ｎ型ＭＯＳＦＥＴ（ＭＮ３およびＭ
Ｎ４）のそれぞれの基板バイアスに接続する構成であ
る。
【００７６】この第３の実施例のチャージポンプ回路の
レベル検出回路ＬＤ１について説明する。
レベル検出回路ＬＤ１について説明する。
【００７７】図８（ａ）はレベル検出回路の回路図であ
り図８（ｂ）はその特性図である。
り図８（ｂ）はその特性図である。
【００７８】このレベル検出回路ＬＤ１は、Ｐ型ＭＯＳ
ＦＥＴ（ＭＰＬ１）とＮ型ＭＯＳＦＥＴ（ＭＮＬ１）を
直列接続しＰ型ＭＯＳＦＥＴ（ＭＰＬ２）とＮ型ＭＯＳ
ＦＥＴ（ＭＮＬ２）を直列接続しＰ型ＭＯＳＦＥＴ（Ｍ
ＰＬ１）のゲートとＰ型ＭＯＳＦＥＴ（ＭＰＬ２）のゲ
ートおよびドレインのそれぞれを接続し、カレントミラ
ー回路を構成する。また、Ｎ型ＭＯＳＦＥＴ（ＭＮＬ
１）のゲートにはチャージポンル回路の出力Ｖｐｃｐを
接続し、Ｎ型ＭＯＳＦＥＴ（ＭＮＬ２）のゲートには電
源電圧Ｖｃｃを接続して構成される。
ＦＥＴ（ＭＰＬ１）とＮ型ＭＯＳＦＥＴ（ＭＮＬ１）を
直列接続しＰ型ＭＯＳＦＥＴ（ＭＰＬ２）とＮ型ＭＯＳ
ＦＥＴ（ＭＮＬ２）を直列接続しＰ型ＭＯＳＦＥＴ（Ｍ
ＰＬ１）のゲートとＰ型ＭＯＳＦＥＴ（ＭＰＬ２）のゲ
ートおよびドレインのそれぞれを接続し、カレントミラ
ー回路を構成する。また、Ｎ型ＭＯＳＦＥＴ（ＭＮＬ
１）のゲートにはチャージポンル回路の出力Ｖｐｃｐを
接続し、Ｎ型ＭＯＳＦＥＴ（ＭＮＬ２）のゲートには電
源電圧Ｖｃｃを接続して構成される。
【００７９】このレベル検出回路ＬＤ１の回路動作は、
Ｎ型ＭＯＳＦＥＴ（ＭＮＬ２）のゲートには電源電圧Ｖ
ｃｃが印加されているので、直列接続されたＰ型ＭＯＳ
ＦＥＴ（ＭＰＬ２）とＮ型ＭＯＳＦＥＴ（ＭＮＬ２）に
は一定の電流が流れ、Ｐ型ＭＯＳＦＥＴ（ＭＰＬ２）と
カレントミラーを構成するＰ型ＭＯＳＦＥＴＦ（ＭＰＬ
１）にも図８（ｂ）の実線Ｉｐで示すような電流が流れ
る。
Ｎ型ＭＯＳＦＥＴ（ＭＮＬ２）のゲートには電源電圧Ｖ
ｃｃが印加されているので、直列接続されたＰ型ＭＯＳ
ＦＥＴ（ＭＰＬ２）とＮ型ＭＯＳＦＥＴ（ＭＮＬ２）に
は一定の電流が流れ、Ｐ型ＭＯＳＦＥＴ（ＭＰＬ２）と
カレントミラーを構成するＰ型ＭＯＳＦＥＴＦ（ＭＰＬ
１）にも図８（ｂ）の実線Ｉｐで示すような電流が流れ
る。
【００８０】一方、Ｎ型ＭＯＳＦＥＴ（ＭＮＬ１）には
チャージポンプ回路の出力Ｖｐｃｐの電圧に応じた電流
が流れ、チャージポンプ回路の出力Ｖｐｃｐの電位が低
い場合は図８（ｂ）の実線Ｉｎ１で示すような電流が流
れ、この場合は実線Ｉｐと実線Ｉｎ１の交点Ｐ１である
ハイレベルＶｐ１が出力ＯＬＤ１に出力され、昇圧回路
の出力Ｖｐｃｐの電位が高い場合は図８（ｂ）の実線Ｉ
ｎ２で示すような電流が流れ、この場合の実線ＩｐとＩ
ｎ２の交点Ｐ２でロウレベルＶｐ２が出力ＯＬＤ１に出
力される。なお、この回路において、例えば、カレント
ミラーを構成するＰ型ＭＯＳＦＥＴ（ＭＰＬ１およびＭ
ＰＬ２）のそれぞれのゲート長やゲート幅を調整するこ
とで判定レベルを調整することが可能である。
チャージポンプ回路の出力Ｖｐｃｐの電圧に応じた電流
が流れ、チャージポンプ回路の出力Ｖｐｃｐの電位が低
い場合は図８（ｂ）の実線Ｉｎ１で示すような電流が流
れ、この場合は実線Ｉｐと実線Ｉｎ１の交点Ｐ１である
ハイレベルＶｐ１が出力ＯＬＤ１に出力され、昇圧回路
の出力Ｖｐｃｐの電位が高い場合は図８（ｂ）の実線Ｉ
ｎ２で示すような電流が流れ、この場合の実線ＩｐとＩ
ｎ２の交点Ｐ２でロウレベルＶｐ２が出力ＯＬＤ１に出
力される。なお、この回路において、例えば、カレント
ミラーを構成するＰ型ＭＯＳＦＥＴ（ＭＰＬ１およびＭ
ＰＬ２）のそれぞれのゲート長やゲート幅を調整するこ
とで判定レベルを調整することが可能である。
【００８１】このレベル検出回路ＬＤ１を設けること
で、図７に示す第３の実施例のチャージポンプ回路は、
昇圧回路の起動直後で出力Ｖｐｃｐが低電圧の期間はレ
ベル検出回路ＬＤ１の出力ＯＬＤ１がハイレベルを出力
し、インバータ回路ＩＮＶ１の出力はロウレベルとなり
Ｎ型ＭＯＳＦＥＴ（ＭＮ３およびＭＮ４）のそれぞれの
基板バイアスは接地電位となるのでＮ型ＭＯＳＦＥＴ
（ＭＮ３、ＭＮ４）のソース・ドレイン拡散層が順方向
バイアスされることは無い。
で、図７に示す第３の実施例のチャージポンプ回路は、
昇圧回路の起動直後で出力Ｖｐｃｐが低電圧の期間はレ
ベル検出回路ＬＤ１の出力ＯＬＤ１がハイレベルを出力
し、インバータ回路ＩＮＶ１の出力はロウレベルとなり
Ｎ型ＭＯＳＦＥＴ（ＭＮ３およびＭＮ４）のそれぞれの
基板バイアスは接地電位となるのでＮ型ＭＯＳＦＥＴ
（ＭＮ３、ＭＮ４）のソース・ドレイン拡散層が順方向
バイアスされることは無い。
【００８２】その後、出力Ｖｐｃｐの電位が上昇すると
レベル検出回路ＬＤ１の出力ＯＬＤ１はロウレベルにな
りインバータ回路ＩＮＶ１の出力はハイレベルとなりＮ
型ＭＯＳＦＥＴ（ＭＮ３，ＭＮ４）の基板バイアスは電
源電圧Ｖｃｃとなるので、バックバイアス効果によるＮ
型ＭＯＳＦＥＴ（ＭＮ３，ＭＮ４）のしきい値電圧の上
昇を緩和し、昇圧回路の能力低下を防止することができ
る。
レベル検出回路ＬＤ１の出力ＯＬＤ１はロウレベルにな
りインバータ回路ＩＮＶ１の出力はハイレベルとなりＮ
型ＭＯＳＦＥＴ（ＭＮ３，ＭＮ４）の基板バイアスは電
源電圧Ｖｃｃとなるので、バックバイアス効果によるＮ
型ＭＯＳＦＥＴ（ＭＮ３，ＭＮ４）のしきい値電圧の上
昇を緩和し、昇圧回路の能力低下を防止することができ
る。
【００８３】図９は本発明の第４の実施例のチャージポ
ンプ回路の回路図である。
ンプ回路の回路図である。
【００８４】この実施例のチャージポンプ回路図は図４
に示した第２の実施例のチャージポンプ回路と同様に負
電圧を発生する昇圧回路であり、この実施例で使用して
いるクロックＦＡおよびＦＢのそれぞれ図１２に示した
電圧波形図と同様のクロックを用いている。
に示した第２の実施例のチャージポンプ回路と同様に負
電圧を発生する昇圧回路であり、この実施例で使用して
いるクロックＦＡおよびＦＢのそれぞれ図１２に示した
電圧波形図と同様のクロックを用いている。
【００８５】この実施例のチャージポンプ回路は、出力
Ｖｐｃｐの電圧レベルを検出するレベル検出回路ＬＤ２
とＰ型ＭＯＳＦＥＴ（ＭＰ５２）とＮ型ＭＯＳＦＥＴＭ
Ｎ２１から構成されるインバータ回路ＩＮＶ２を設ける
以外は第２の実施例のチャージポンプ回路の構成要素Ｐ
型ＭＯＳＦＥＴ（ＭＰ０〜ＭＰ４）および容量素子（Ｃ
１〜Ｃ４）と同じ構成要素を有し、このインバータ回路
ＩＮＶ２の出力Ｎ型ＭＯＳＦＥＴ ＭＮ３およびＭＮ４
のそれぞれの基板バイアスに接続する構成である。
Ｖｐｃｐの電圧レベルを検出するレベル検出回路ＬＤ２
とＰ型ＭＯＳＦＥＴ（ＭＰ５２）とＮ型ＭＯＳＦＥＴＭ
Ｎ２１から構成されるインバータ回路ＩＮＶ２を設ける
以外は第２の実施例のチャージポンプ回路の構成要素Ｐ
型ＭＯＳＦＥＴ（ＭＰ０〜ＭＰ４）および容量素子（Ｃ
１〜Ｃ４）と同じ構成要素を有し、このインバータ回路
ＩＮＶ２の出力Ｎ型ＭＯＳＦＥＴ ＭＮ３およびＭＮ４
のそれぞれの基板バイアスに接続する構成である。
【００８６】この第４の実施例のチャージポンプ回路の
レベル検出回路ＬＤ２について説明する。
レベル検出回路ＬＤ２について説明する。
【００８７】図１０（ａ）はレベル検出回路の回路図で
あり図１０（ｂ）はその特性図である。
あり図１０（ｂ）はその特性図である。
【００８８】このレベル検出回路ＬＤ２はＰ型ＭＯＳＦ
ＥＴ（ＭＰＬ１）とＮ型ＭＯＳＦＥＴ（ＭＮＬ１）を直
列接続しＰ型ＭＯＳＦＥＴ（ＭＰＬ２）とＮ型ＭＯＳＦ
ＥＴ（ＭＮＬ２）を直列接続しＮ型ＭＯＳＦＥＴ（ＭＮ
Ｌ１）のゲートとＰ型ＭＯＳＦＥＴ（ＭＮＬ２）のゲー
トおよびドレインのそれぞれを接続し、カレントミラー
回路を構成する。また、Ｐ型ＭＯＳＦＥＴ（ＭＰＬ１）
のゲートにはチャージポンル回路の出力Ｖｐｃｐを接続
し、Ｐ型ＭＯＳＦＥＴ（ＭＰＬ２）のゲートには電源電
圧Ｖｃｃを接続して構成される。
ＥＴ（ＭＰＬ１）とＮ型ＭＯＳＦＥＴ（ＭＮＬ１）を直
列接続しＰ型ＭＯＳＦＥＴ（ＭＰＬ２）とＮ型ＭＯＳＦ
ＥＴ（ＭＮＬ２）を直列接続しＮ型ＭＯＳＦＥＴ（ＭＮ
Ｌ１）のゲートとＰ型ＭＯＳＦＥＴ（ＭＮＬ２）のゲー
トおよびドレインのそれぞれを接続し、カレントミラー
回路を構成する。また、Ｐ型ＭＯＳＦＥＴ（ＭＰＬ１）
のゲートにはチャージポンル回路の出力Ｖｐｃｐを接続
し、Ｐ型ＭＯＳＦＥＴ（ＭＰＬ２）のゲートには電源電
圧Ｖｃｃを接続して構成される。
【００８９】このレベル検出回路ＬＤ２の回路動作は、
Ｐ型ＭＯＳＦＥＴ（ＭＰＬ２）のゲートには電源電圧が
印加されているので、直列接続されたＰ型ＭＯＳＦＥＴ
（ＭＰＬ２）とＮ型ＭＯＳＦＥＴ（ＭＮＬ２）には一定
の電流が流れ、Ｎ型ＭＯＳＦＥＴ（ＭＮＬ２）とカレン
トミラーを構成するＮ型ＭＯＳＦＥＴＦ（ＭＮＬ１）に
も図１０（ｂ）の実線Ｉｎで示すような電流が流れる。
Ｐ型ＭＯＳＦＥＴ（ＭＰＬ２）のゲートには電源電圧が
印加されているので、直列接続されたＰ型ＭＯＳＦＥＴ
（ＭＰＬ２）とＮ型ＭＯＳＦＥＴ（ＭＮＬ２）には一定
の電流が流れ、Ｎ型ＭＯＳＦＥＴ（ＭＮＬ２）とカレン
トミラーを構成するＮ型ＭＯＳＦＥＴＦ（ＭＮＬ１）に
も図１０（ｂ）の実線Ｉｎで示すような電流が流れる。
【００９０】一方、Ｐ型ＭＯＳＦＥＴ（ＭＰＬ１）には
昇圧回路の出力Ｖｎｃｐの電圧に応じた電流が流れ、昇
圧回路の出力Ｖｎｃｐの電位が十分に低電圧になってい
ない場合は図１０（ｂ）の実線Ｉｐ１で示すような電流
が流れ、この場合は実線ＩｎとＩｐ１の交点Ｐ３である
ロウレベルＶｐ３が出力ＯＬＤ２に出力され、昇圧回路
の出力Ｖｎｃｐの電位がある程度低電圧（例えば負電
圧：−５Ｖ）になった場合は図１０（ｂ）の実線Ｉｐ２
で示すような電流が流れ、この場合は実線ＩｎとＩｐ２
の交点Ｐ４であるハイレベルが出力ＯＬＤ２に出力され
る。なお、この回路において例えばカレントミラーを構
成するＮ型ＭＯＳＦＥＴ ＭＮＬ１およびＭＮＬ２のそ
れぞれのゲート長やゲート幅を調整することで判定レベ
ルを調整することが可能である。
昇圧回路の出力Ｖｎｃｐの電圧に応じた電流が流れ、昇
圧回路の出力Ｖｎｃｐの電位が十分に低電圧になってい
ない場合は図１０（ｂ）の実線Ｉｐ１で示すような電流
が流れ、この場合は実線ＩｎとＩｐ１の交点Ｐ３である
ロウレベルＶｐ３が出力ＯＬＤ２に出力され、昇圧回路
の出力Ｖｎｃｐの電位がある程度低電圧（例えば負電
圧：−５Ｖ）になった場合は図１０（ｂ）の実線Ｉｐ２
で示すような電流が流れ、この場合は実線ＩｎとＩｐ２
の交点Ｐ４であるハイレベルが出力ＯＬＤ２に出力され
る。なお、この回路において例えばカレントミラーを構
成するＮ型ＭＯＳＦＥＴ ＭＮＬ１およびＭＮＬ２のそ
れぞれのゲート長やゲート幅を調整することで判定レベ
ルを調整することが可能である。
【００９１】このレベル検出回路ＬＤ２を設けること
で、図９に示す第４の実施例のチャージポンプ回路は、
昇圧回路の起動直後で出力Ｖｐｃｐが低電圧の期間はレ
ベル検出回路ＬＤ２の出力ＯＬＤ２がハイレベルを出力
し、インバータ回路ＩＮＶ１の出力はロウレベルとなり
Ｐ型ＭＯＳＦＥＴ ＭＰ３およびＭＰ４のそれぞれの基
板バイアスは電源電圧ＶｃｃとなるのでＰ型ＭＯＳＦＥ
Ｔ（ＭＰ３、ＭＰ４）のソース・ドレイン拡散層が順方
向バイアスされることは無い。
で、図９に示す第４の実施例のチャージポンプ回路は、
昇圧回路の起動直後で出力Ｖｐｃｐが低電圧の期間はレ
ベル検出回路ＬＤ２の出力ＯＬＤ２がハイレベルを出力
し、インバータ回路ＩＮＶ１の出力はロウレベルとなり
Ｐ型ＭＯＳＦＥＴ ＭＰ３およびＭＰ４のそれぞれの基
板バイアスは電源電圧ＶｃｃとなるのでＰ型ＭＯＳＦＥ
Ｔ（ＭＰ３、ＭＰ４）のソース・ドレイン拡散層が順方
向バイアスされることは無い。
【００９２】その後、出力Ｖｐｃｐの電位がある程度低
電圧（例えば負電圧：−５Ｖ）になるとレベル検出回路
ＬＤ２の出力ＯＬＤ２はハイレベルになりインバータ回
路ＩＮＶ２の出力はロウレベルとなりＰ型ＭＯＳＦＥＴ
（ＭＰ３とＭＰ４）の基板バイアスは接地電位となるの
で、バックバィアス効果によるＰ型ＭＯＳＦＥＴ（ＭＰ
３，ＭＰ４）のしきい値電圧の上昇を緩和し、昇圧回路
の能力低下を防止することができる。
電圧（例えば負電圧：−５Ｖ）になるとレベル検出回路
ＬＤ２の出力ＯＬＤ２はハイレベルになりインバータ回
路ＩＮＶ２の出力はロウレベルとなりＰ型ＭＯＳＦＥＴ
（ＭＰ３とＭＰ４）の基板バイアスは接地電位となるの
で、バックバィアス効果によるＰ型ＭＯＳＦＥＴ（ＭＰ
３，ＭＰ４）のしきい値電圧の上昇を緩和し、昇圧回路
の能力低下を防止することができる。
【００９３】
【発明の効果】以上説明したように、本発明はダイオー
ド接続されたトランジスタを複数接続して構成されるチ
ャージポンプ回路において、トランジスタの基板バイア
スを調整することによりバックバイアス効果によりトラ
ンジスタのしきい値電圧上昇を緩和し、昇圧回路の昇圧
能力低下を防止する効果がある。
ド接続されたトランジスタを複数接続して構成されるチ
ャージポンプ回路において、トランジスタの基板バイア
スを調整することによりバックバイアス効果によりトラ
ンジスタのしきい値電圧上昇を緩和し、昇圧回路の昇圧
能力低下を防止する効果がある。
【００９４】さらに、基板バイアスを調整することで昇
圧回路を構成するトランジスタのソース・ドレイン拡散
層と基板間の電位差は図１１に示す従来のチャージポン
プ回路では１２．５Ｖが印加されるのに対し、本発明の
チャージポンプ回路では６．８Ｖと非常に小さくできる
ため、昇圧回路を構成するトランジスタを形成するため
に特殊な製造工程が不要になる効果もある。
圧回路を構成するトランジスタのソース・ドレイン拡散
層と基板間の電位差は図１１に示す従来のチャージポン
プ回路では１２．５Ｖが印加されるのに対し、本発明の
チャージポンプ回路では６．８Ｖと非常に小さくできる
ため、昇圧回路を構成するトランジスタを形成するため
に特殊な製造工程が不要になる効果もある。
【図１】本発明の第１の実施例のチャージポンプ回路の
回路図である。
回路図である。
【図２】図１に示すチャージポンプ回路をＰ型半導体基
板上に形成した場合の断面図である。
板上に形成した場合の断面図である。
【図３】図１に示すチャージポンプ回路をＮ型半導体基
板上に形成した場合の断面図である。
板上に形成した場合の断面図である。
【図４】本発明の第２の実施例のチャージポンプ回路の
回路図である。
回路図である。
【図５】図４に示すチャージポンプ回路をＰ型半導体基
板上に形成した場合の断面図である。
板上に形成した場合の断面図である。
【図６】図４に示すチャージポンプ回路をＮ型半導体基
板上に形成した場合の断面図である。
板上に形成した場合の断面図である。
【図７】本発明の第３の実施例のチャージポンプ回路の
回路図である。
回路図である。
【図８】図７に示すチャージポンプ回路のレベル検出回
路を示す図で、（ａ）はその詳細な回路図であり、
（ｂ）は、その特性図である。
路を示す図で、（ａ）はその詳細な回路図であり、
（ｂ）は、その特性図である。
【図９】本発明の第４の実施例のチャージポンプ回路の
回路図である。
回路図である。
【図１０】図９に示すチャージポンプ回路のレベル検出
回路を示す図で、（ａ）はその詳細な回路図であり、
（ｂ）は、その特性図である。
回路を示す図で、（ａ）はその詳細な回路図であり、
（ｂ）は、その特性図である。
【図１１】第１の従来のチャージポンプ回路の回路図で
ある。
ある。
【図１２】図１１に示す第１の従来のチャージポンプ回
路で使用するクロックの電圧波形図である。
路で使用するクロックの電圧波形図である。
【図１３】Ｎ型ＭＯＳＦＥＴのシンボルを表わす図で
（ａ）はそのシンボル図で、（ｂ）はそのバックバイア
ス特性図である。
（ａ）はそのシンボル図で、（ｂ）はそのバックバイア
ス特性図である。
【図１４】第２の従来のチャージポンプ回路の回路図で
ある。
ある。
【図１５】図１４に示す第２の従来のチャージポンプ回
路で使用するクロックの電圧波形図である。
路で使用するクロックの電圧波形図である。
ＭＮ０〜ＭＮ５，ＭＮＬ１，ＭＮＬ２，ＭＮ１１〜ＭＮ
４１ Ｎ型ＭＯＳＦＥＴ ＭＰ０〜ＭＰ５，ＭＰＬ１，ＭＰＬ２ Ｐ型ＭＯＳＦ
ＥＴ Ｃ１〜Ｃ４，Ｃ１１〜Ｃ３４ 容量素子 ＬＤ１，ＬＤ２ レベル検出回路 ＩＮＶ１，ＩＮＶ２ インバータ回路
４１ Ｎ型ＭＯＳＦＥＴ ＭＰ０〜ＭＰ５，ＭＰＬ１，ＭＰＬ２ Ｐ型ＭＯＳＦ
ＥＴ Ｃ１〜Ｃ４，Ｃ１１〜Ｃ３４ 容量素子 ＬＤ１，ＬＤ２ レベル検出回路 ＩＮＶ１，ＩＮＶ２ インバータ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 29/92 Ｚ
Claims (6)
- 【請求項１】 トランジスタのゲート電流路の一端とを
接続して入力端とし前記電流路の他端を出力端とする入
力ダイオード素子と、トランジスタのゲートと電流路の
一端とを接続して入力端として前記トランジスタの電流
路の他端を出力端とするダイオード素子とこのダイオー
ド素子の前記入力端に一端を接続した容量素子とから成
る昇圧単位回路の複数とを備え、前記入力ダイオード素
子の入力端に第１の電源を接続し、前記入力ダイオード
素子を前記昇圧単位回路に接続し、さらに、前記ダイオ
ード素子の極性が同一となるように前記昇圧単位回路の
複数を接続し、隣接する前記昇圧単位回路の前記容量素
子の他端に互いに逆相のクロック信号を入力し、前記複
数接続された昇圧単位回路の一端の入力端に第１の電位
を受けて前記クロック信号により前記昇圧単位回路の前
段に蓄積された電荷を前記昇圧回路の後段に転送しつつ
順次昇圧し、前記複数接続された昇圧単位回路の他端の
出力端に第２の電位を出力し、前記複数の昇圧単位回路
の最終段の出力端から出力電圧を出力するチャージポン
プ回路において、 前記複数の昇圧単位回路の前記ダイオード入力素子から
ｍ番目（ｍは正の整数）および（ｍ＋１）番目の昇圧単
位回路の構成する前記トランジスタの基板電位のそれぞ
れを第１の基板電位とし、前記複数の昇圧単位回路の前
記ダイオード入力素子から（ｍ＋２）番目以上の前記昇
圧単位回路を構成する前記トランジスタの基板電位を前
記第１の基板電位とは異る電位の第２の基板電位とする
ことを特徴とするチャージポンプ回路。 - 【請求項２】 前記トランジスタはＮ型ＭＯＳＦＥＴで
あり、前記第１の基板電位は前記第２の基板電位よりも
高い電位であることを特徴とする請求項１記載のチャー
ジポンプ回路。 - 【請求項３】 前記第１の電源は、接地電位よりも高い
電位を有する電源であることを特徴とする請求項２記載
のチャージポンプ回路。 - 【請求項４】 前記トランジスタはＰ型ＭＯＳＦＥＴで
あり、前記第１の基板電位は前記第２の基板電位よりも
低い電位であることを特徴とする請求項１記載のチャー
ジポンプ回路。 - 【請求項５】 前記第１の電源は接地電位以下の電位を
有する電源であることを特徴とする請求項１記載のチャ
ージポンプ回路。 - 【請求項６】 前記出力電圧の電圧レベルを検出するレ
ベル検出回路を備え、このレベル検出回路の出力で前記
第２の基板電位を制御することを特徴とする請求項１、
２、３、４または５記載のチャージポンプ回路。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6121821A (en) * | 1998-03-31 | 2000-09-19 | Nec Corporation | Booster circuit for semiconductor device |
| US6163171A (en) * | 1997-01-24 | 2000-12-19 | Nec Corporation | Pull-up and pull-down circuit |
| US6175264B1 (en) | 1998-03-16 | 2001-01-16 | Nec Corporation | Charge pump for generating negative voltage without change of threshold due to undesirable back-gate biasing effect |
| JP2004247689A (ja) * | 2003-02-17 | 2004-09-02 | Fujitsu Ltd | 多段構成で小面積の昇圧回路 |
| WO2006061952A1 (ja) * | 2004-12-06 | 2006-06-15 | Rohm Co., Ltd | 昇圧回路及びこれを用いた携帯機器 |
| US8085257B2 (en) | 2006-03-20 | 2011-12-27 | Rohm Co., Ltd. | Negative step-up charge pump circuit, LCD driver IC, and liquid crystal display device |
| JP2013055813A (ja) * | 2011-09-05 | 2013-03-21 | Rohm Co Ltd | 逆流防止回路ならびにそれを用いた降圧型ｄｃ／ｄｃコンバータ、その制御回路、充電回路、電子機器 |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1290167B1 (it) * | 1996-12-23 | 1998-10-19 | Consorzio Eagle | Pompa di carica in cmos ad alta corrente, in particolare per memorie flash eeprom |
| US6130574A (en) * | 1997-01-24 | 2000-10-10 | Siemens Aktiengesellschaft | Circuit configuration for producing negative voltages, charge pump having at least two circuit configurations and method of operating a charge pump |
| JP3904282B2 (ja) * | 1997-03-31 | 2007-04-11 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US6218895B1 (en) | 1997-06-20 | 2001-04-17 | Intel Corporation | Multiple well transistor circuits having forward body bias |
| US6300819B1 (en) | 1997-06-20 | 2001-10-09 | Intel Corporation | Circuit including forward body bias from supply voltage and ground nodes |
| US6593799B2 (en) | 1997-06-20 | 2003-07-15 | Intel Corporation | Circuit including forward body bias from supply voltage and ground nodes |
| US6100751A (en) * | 1997-06-20 | 2000-08-08 | Intel Corporation | Forward body biased field effect transistor providing decoupling capacitance |
| US6232827B1 (en) | 1997-06-20 | 2001-05-15 | Intel Corporation | Transistors providing desired threshold voltage and reduced short channel effects with forward body bias |
| JPH1145978A (ja) * | 1997-07-28 | 1999-02-16 | Toshiba Microelectron Corp | 半導体記憶装置及び電圧発生回路 |
| US6064251A (en) * | 1997-08-27 | 2000-05-16 | Integrated Silicon Solution, Inc. | System and method for a low voltage charge pump with large output voltage range |
| US5986473A (en) * | 1997-12-30 | 1999-11-16 | Intel Corporation | Differential, mixed swing, tristate driver circuit for high performance and low power on-chip interconnects |
| KR100278608B1 (ko) * | 1998-01-16 | 2001-02-01 | 윤종용 | 문턱전압 보상회로 |
| US5978283A (en) * | 1998-07-02 | 1999-11-02 | Aplus Flash Technology, Inc. | Charge pump circuits |
| US6373324B2 (en) | 1998-08-21 | 2002-04-16 | Intel Corporation | Voltage blocking method and apparatus for a charge pump with diode connected pull-up and pull-down on boot nodes |
| US6160440A (en) * | 1998-09-25 | 2000-12-12 | Intel Corporation | Scaleable charge pump for use with a low voltage power supply |
| WO2000042483A1 (en) * | 1999-01-14 | 2000-07-20 | Macronix Internaitonal Co., Ltd. | Low threshold mos two phase negative charge pump |
| US6285240B1 (en) | 1999-01-14 | 2001-09-04 | Macronix International Co., Ltd. | Low threshold MOS two phase negative charge pump |
| US6522582B1 (en) | 1999-03-05 | 2003-02-18 | Xilinx, Inc. | Non-volatile memory array using gate breakdown structures |
| US6177830B1 (en) * | 1999-03-05 | 2001-01-23 | Xilinx, Inc | High voltage charge pump using standard sub 0.35 micron CMOS process |
| JP3476384B2 (ja) * | 1999-07-08 | 2003-12-10 | Ｎｅｃマイクロシステム株式会社 | 昇圧回路とその制御方法 |
| US6359947B1 (en) | 1999-08-31 | 2002-03-19 | Intel Corporation | Split clock buffers for a negative charge pump |
| JP2001145335A (ja) * | 1999-11-11 | 2001-05-25 | Nec Corp | 昇圧回路 |
| US6292048B1 (en) * | 1999-11-11 | 2001-09-18 | Intel Corporation | Gate enhancement charge pump for low voltage power supply |
| JP2001145334A (ja) * | 1999-11-15 | 2001-05-25 | Nec Corp | 昇圧回路 |
| IT1313877B1 (it) * | 1999-12-17 | 2002-09-24 | St Microelectronics Srl | Moltiplicatore di tensione in tecnologia cmos |
| US7248988B2 (en) * | 2004-03-01 | 2007-07-24 | Transmeta Corporation | System and method for reducing temperature variation during burn in |
| JP5112753B2 (ja) * | 2007-06-08 | 2013-01-09 | セイコーインスツル株式会社 | チャージポンプ回路 |
| US7508253B1 (en) * | 2007-09-12 | 2009-03-24 | Yield Microelectronics Corp. | Charge pump device and operating method thereof |
| US9385592B2 (en) | 2013-08-21 | 2016-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Charge pump circuit and semiconductor device including the same |
| KR102267237B1 (ko) | 2014-03-07 | 2021-06-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 전자 기기 |
| US9312280B2 (en) | 2014-07-25 | 2016-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6445157A (en) * | 1987-08-13 | 1989-02-17 | Toshiba Corp | Semiconductor integrated circuit |
| JPH01259751A (ja) * | 1988-04-07 | 1989-10-17 | Toshiba Corp | 昇圧回路 |
| JP2503596B2 (ja) * | 1988-07-14 | 1996-06-05 | 日本電気株式会社 | 半導体装置 |
| JPH02215154A (ja) * | 1989-02-16 | 1990-08-28 | Toshiba Corp | 電圧制御回路 |
| US5191232A (en) * | 1992-03-17 | 1993-03-02 | Silicon Storage Technology, Inc. | High frequency voltage multiplier for an electrically erasable and programmable memory device |
| US5335200A (en) * | 1993-01-05 | 1994-08-02 | Texas Instruments Incorporated | High voltage negative charge pump with low voltage CMOS transistors |
| JP3307453B2 (ja) * | 1993-03-18 | 2002-07-24 | ソニー株式会社 | 昇圧回路 |
| DE69327164T2 (de) * | 1993-09-30 | 2000-05-31 | St Microelectronics Srl | Spannungserhöhungsschaltung zur Erzeugung von positiven und negativen erhöhten Spannungen |
-
1994
- 1994-09-30 JP JP23654594A patent/JP2718375B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-27 US US08/884,333 patent/US5821805A/en not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6163171A (en) * | 1997-01-24 | 2000-12-19 | Nec Corporation | Pull-up and pull-down circuit |
| US6175264B1 (en) | 1998-03-16 | 2001-01-16 | Nec Corporation | Charge pump for generating negative voltage without change of threshold due to undesirable back-gate biasing effect |
| US6121821A (en) * | 1998-03-31 | 2000-09-19 | Nec Corporation | Booster circuit for semiconductor device |
| JP2004247689A (ja) * | 2003-02-17 | 2004-09-02 | Fujitsu Ltd | 多段構成で小面積の昇圧回路 |
| WO2006061952A1 (ja) * | 2004-12-06 | 2006-06-15 | Rohm Co., Ltd | 昇圧回路及びこれを用いた携帯機器 |
| US7724551B2 (en) | 2004-12-06 | 2010-05-25 | Rohm Co., Ltd. | Step-up circuit and portable device using it |
| US8085257B2 (en) | 2006-03-20 | 2011-12-27 | Rohm Co., Ltd. | Negative step-up charge pump circuit, LCD driver IC, and liquid crystal display device |
| JP2013055813A (ja) * | 2011-09-05 | 2013-03-21 | Rohm Co Ltd | 逆流防止回路ならびにそれを用いた降圧型ｄｃ／ｄｃコンバータ、その制御回路、充電回路、電子機器 |
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