KR910007223A - 전압증배회로 - Google Patents

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Abstract

내용 없음

Description

전압증배회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 전압증배회로 실시예의 회로도,
제3도는 클럭신호 φ와 φB의 파형도,
제4도는 중간전압을 분리하기 위한 회로의 실시예,
제5도는 본 발명에 따른 전압증배회로의 또다른 실시예의 회로도.

Claims (12)

  1. 각각 제1 및 제2MOS 트랜지스터(T1,NT2,N)와 제1 및 제2캐패시터(CNTB,N)를 포함한 다수단(HN)으로 구성된 전압증배회로에 있어서, 상기 제1캐패시터(CN)를 통해 제1클럭신호를 공급하는 제1클럭선(L1,N)에 연결되고, 상기 제1MOS 트랜지스터(T1,N)의 전원전극에 직접 연결된 제1서밍 포인트(X1,N)와, 상기 제2캐패시터(CB,N)를 통해 제2클럭신호를 공급하는 제1클럭선(L2,N)에 연결되고, 상기 제1MOS 트랜지스터(T1,N)의 게이트 전극을 직접 상기 제2MOS 트랜지스터(T2,N)의 드레인 전극에 연결시킨 제2서밍 포인트(X2,N)와, 한단(HN+1)의 제1서밍 포인트(X1,X+1)를 통해 또다른 단(HN)의 상기 제1MOS 트랜지스터(T1,N)의 드레인 전극에 연결된 이웃단(HN, HN+1)으로 구성되어지고, 상기 단(HN+1)의 상기 제2MOS 트랜지스터(T2,N+1)의 게이트 전극의 또다른 단(HN)의 상기 제1MOS 트랜지스터(T1,N)의 게이트 전극에 연결되어 있고, 상기 제1MOS 트랜지스터(T1,N)을 블로킹하기 위한 각단(HN)이 문턱 전압과 문턱 전압 추이의 합과 같거나 바로 아래인 값으로 MOS 트랜지스터의 게이트/소오스 전압을 설정하는 수단(T3,N, CK,N)을 갖는 것을 특징으로 하는 전압증배회로.
  2. 제1항에 있어서, 상기 수단이 제3MOS 트랜지스터(T3,N)와 제3캐패시터(CK,N)로 구성되는 것과, 상기 제3MOS 트랜지스터(T3,N)의 소오스 전극이 제1서밍 포인트(X1,N)에 연결되고 게이트 전극이 제2서밍 포인트(X2,N)에 연결되고 드레인 전극이 제3서밍 포인트(X3,N)를 통하여 제2MOS 트랜지스터(T3,N)의 소오스 전극에 연결되는 것과, 상기 제3서밍 포인트(X3,N)가 상기 제3캐패시터(CK,N)를 통하여 정정 신호선(LK,N)에 연결되는 것을 특징으로 하는 전압증배회로.
  3. 제2항에 있어서, 정정신호선(LK,N)에 일정한 동작 전압(VDD)이 인가되는 것을 특징으로 하는 전압증배회로.
  4. 제2항에 있어서, 정정신호선(LK,N)이 제1클럭신호선(L1,N)에 연결되고 제1캐패시터(CN)를 트리거하는 클럭신호에 대해 위상이 반대인 제1클럭신호(φ)인가되는 것을 특징으로 하는 전압증배회로.
  5. 제2항에 있어서, 적절한 단이 전압증배회로에 걸린 중간 전압을 분기시키기 위해 제4MOS 트랜지스터(T4,N)를 가지고, 상기 제4MOS 트랜지스터(T4,N)의 소오스 전극이 제1서밍 포인트(X1,N)에 연결되고, 게이트 전극이 제2서밍 포인트(X2,N)에 연결되고, 중간 전압이 상기 제4MOS 트랜지스터(T4,N)의 드레인 전극으로부터 분기 가능한 것을 특징으로 하는 전압증배회로.
  6. 제1항에 있어서, MOS 트랜지스터(T1,N, T2,N과 T3)가 p-챈널형인 것을 특징으로 하는 전압증배회로.
  7. 제1항에 있어서, MOS 트랜지스터(T1,N, T2,N과 T3)가 n-챈널형인 것을 특징으로 하는 전압증배회로.
  8. 다수단(HN)을 가진 전압증배회로에 있어서, 제1과 제2MOS 트랜지스터(T1,N, T2,N)와 제1과 제2캐패시터(CN, TB,N)로 구성된 각 단이, 제1클럭신호|를 공급하는 제1클럭선(L1,N)에 상기 제1캐피시터(CN)를 통하여 연결되어지는 상기 제1MOS 트랜지스터(T1,N)의 드레인 전극에 대해 직접 연결되는 제1서밍 포인트(X1,N)와, 제2클럭신호를 공급하는 제2클럭선(L2,N)에 상기 제2캐패시터(CB,N)를 통하여 연결되는 상기 제2MOS 트랜지스터(T2,N)의 드레인 전극에 대해 직접 연결되는 제1MOS 트랜지스터(T1,N)의 게이트 전극이 연결되는 제2서밍 포인트(X2,N)와, 또다른 단(HN)의 상기 제1MOS 트랜지스터(T1,N)의 드레인 전극에 대해 한단(HN+1)의 제1서밍 포인트(X1,N+1)를 통하여 인접단(HN, HN+1)으로 구성되고, 상기 (HN)단의 제2MOS 트랜지스터(T2,N)의 게이트 전극이 상기 제1서밍 포인트(X1,4)에 연결되어지는 것을 특징으로 하는 전압증배회로.
  9. 제8항에 있어서, MOS 트랜지스터(T1,N, T2,N)가 n-챈널형인 것을 특징으로 하는 전압증배회로.
  10. 제8항에 있어서, MOS 트랜지스터(T1,N, T2,N)가 p-챈널형인 것을 특징으로 하는 전압증배회로.
  11. 제9항에 있어서, 제1단에 제6항에 따라 p-챈널형의 MOS 트랜지스터가 제공되는 것과 최종단에 제8항에 따라 n-챈널형의 MOS-트랜지스터가 제공되는 것을 특징으로 하는 전압증배회로.
  12. 제10항에 있어서, 제1단에 제10항에 따라 n-챈널형의 MOS-트랜지스터가 제공되는 것과 최종단에 제7항에 따라 p-챈널형의 MOS 트랜지스터가 제공되는 것을 특징으로 하는 전압증배회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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