KR940006345A - 부스트 전압 발생 회로 - Google Patents

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Abstract

부스트 전압 발생회로는, 각각 제1및 제2제어신호를 수신하는 제1및 제2캐패시터를 갖는 부스트 전압 발생회로(2)와, 출력단자(VOUT)에 접속된 제3평활 캐패시터(C1,C2,C0)와 제1, 제2, 제3및 제4트랜지스터(Q1,Q3,Q4)를 포함한다. 부스트 전압 회로는 제3및 4트랜지스터를 통해 유도된다. 상기 부스트 전압 발생 회로는 제3트랜지스터(Q3)의 게이트와 제1캐패시터 사이에 접속된 제4캐패시터( C3)와 제4트랜지스터(Q4)의 게이트와 제2캐패시터(C2)의 사이에 접속된 제5캐패시터(C4)와, 소스 또는 드레인중 하나는 제1캐패스터(C1)에 접속되고 상기 소스 또는 드래인중 다른 하나는 제3트랜지스터(Q3)의 게이트에 접속되며 제2캐패시터(C2)에 접속된 게이트를 갖는 제5트랜지스터(Q5)와, 소스 또는 드레인중 하나는 제2캐패시터(C2)에 접속되고 상기 소스 및 드레인중 다른 하나는 제4트랜지스터(Q4)의 게이트에 접속되며 제1캐패시터(C1)에 접속된 게이트를 갖는 제6트랜지스터(Q6)를 더 포함한다. 이러한 상지는 소정 레벨 위에서 제3및 제4트랜지스터(Q3,Q4)의 게이트 전위를 유지하는 것이 가능ㅎ여, 부스트 전위에 대해 트랜지스터의 전류 구동 가능성과, 전류 공급 가능성의 저하가 방지된다.

Description

부스트 전압 발생 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도는 본 발명에 따른 제1실시예의 부수트 전압 발생 호로를 도시하는 회로 다이어그램, 제2B도는 다수의 포인트에서 동작 파형을 도시하는 흐림도,
제3A도는 본 발명에 따른 제2실시예의 부스트 전압 발생 회로를 도시하는 회로 다이어그램, 제3B도는 다수의 포인트에서 동작 파형을 도시하는 흐름도,
제4A도는 본 발명에 따른 제3실시예의 부스트 전압 발생 호로를 도시하는 회로 다이어그램, 제4B도는 다수의 포인트에서 동작 파형을 도시하는 흐름도.

Claims (4)

  1. 타이밍 제어회로(1 : 1A)및 부스트 전압 발생회로(2A : 2B :2C)를 갖는 부스트 전압 발생회로에서, 상기 타이밍 제어 회로(1) 소정 싸이클에서 전원 전위 레벨(Vcc) 및 기준 전위 레벨이 되도록 제1제어신호(ø1, ø2)를 각각 수신하는 제1및 제2캐패시터 소자(C1,C2)와, 소스 또는 드레인중 하나는 전원 전위 노드에 접속되고 상기 소스 및 드레인중 다른 하나는 제1캐패스터 소자(C1)의 제2단부에 접속되고 상기 제2캐패시터 소자(C2)의 제2단부에 접속된 드레인을 갖는 제1트랜지스터(Q1)와, 소스 또는 드레인중 하나는 전원 전위 노드에 접속되고 상기 소스 및 드레인중 다른 하나는 제2캐패시터 소자(C2)의 제2단부에 접속되고 상기 제1캐패시터 소자(C1)의 제2단부에 접속된 드레인을 갖는 제2트랜지스터(Q2)와, 소스 또는 드레인중 하나는 상기 제1캐패시터 소자(C1)의 제2단부에 접속되고 상기 소스 또는 드레인중 다른 하나는 부스트 전위 출력단자(VOUT)에 접속되는 제3트랜지스터(Q3)와 소스 또는 드레인중 하나는 캐패시터 소자(C2)의 제2단부에 접속되고 상기 소스 및 드레인의 다른 하나는 상기 부스트 전위 출력 단자에 접속된 제4트랜지스터(Q4)와, 상기 부스트 전위 출력 단자와 기준 저위 노드 사이에 접속된 제3캐패시터 소자(Co)를 구비하는 부스트 전압 발생 회로에 있어서, 상기 부스트 전압발생회로는, 제1캐패시터 소자(C1)의 제1단부와 제3트랜지스터(Q3)의 게이트 사이에 접속된 제4캐패시터 소자(C3)와, 상기 제2캐패시터 소자(C2)의 제1단부와 제4트랜지스터(Q4)의 게이트 사이에 접속된 제5캐패시터 소자(C4)와, 소스 또는 드레인중 하나는 제1캐패시터 소자(C1)의 제2단부에 접속되고 상기 소스 및 드레인중 다른 하나는 제3트랜지스터(Q3)의 게이트에 접속되며 제2캐래시터 소자(C2)의 제2단부에 접속된 게이트를 제5트랜지스터(Q5)와, 소스 또는 드레인중 하나는 제2캐패시터의 제2단부에 접속되고 상시 소스 및 드레인주 다른하나는 상기 제4트랜지스터(Q4)의 게이트에 접속되며 상기 제1캐패시터 소자(C1)의 제2단부에 접속된 게이트를 갖는 제6트랜지스터(Q6)를 더 구비하는 부스트 전압 발생 회로.
  2. 제1항에 있어서, 상기 타이밍 제어 회로(2B,2C)는 상기 제1및 제2제어신호(ø1,ø2)에 부가하여 상기 제1제어 신호가 전원 전위 레벨로 된 후 전원 전위 레벨로 턴하여 상기 제1제어 신호가 기준 전위 레벨로 되기 전에 기준 전위 레벨로 턴하는 제3제어 신호(ø3)와, 상기 제2제어신호가 전원 전위 레벨로 된 후 전원 전위 레벨로 턴하여 제2제어신호가 기준 전위 레벨로 되기전에 기준 전위 레벨로 턴하는 제4제어 신호(ø4)를 발생하여, 제4캐패시터 소자(C3)의 제1단부는 상기 제1캐패시터 소자(C1)의 제1단부로 부터 분리되며, 제3제어 신호(ø3)를 수신하며, 제5캐패시터 소자(C4)의 제1단부는 상기 제2캐패시터 소자(C2)의 제1단부로부터 분리되여 제4제어 신호(ø4)를 수신하는 부스트 전압 발생회로.
  3. 제2항에 있어서, 상기 제3제어 신호(ø3)의 전원 전위 레벨을 소정 레벨만큼 더 높은 레벨에서 레벨 변환되는 제3제어 신호(ø3)로 변환시키는 제1레벨 변환 회로(3a)와, 상기 제4제어신호(ø4)의 전원 전위 레벨을 소정 레벨 만큼 더 높은 레벨에서 레벨 변환되는 제4제어 신호(ø4)로 변환시키는 제2레벨 변환 회로(3b)을 더 구비하며, 상기 레벨 변환된 제3제어신호(ø3a)는 제4캐패시터 소자(C3)의 제1단부에 입력되고 상기 레벨 변환된 제4제어신호(ø4a)는 제5 캐패시터 소자 (C4)의 제1단부에 입력되는 부스트 전압 발생 회로.
  4. 제1항에 있어서, 상기 제1내지 제6트랜지스터(Q1 내지 Q6)는 N-채널 전계호과 트랜지스터인 부스트 전압 발생회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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