JP2933002B2 - 電圧伝達回路 - Google Patents
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- G05F3/08—Regulating voltage or current wherein the variable is dc
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- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
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- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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Description
【０００１】
【発明の属する技術分野】この発明は、電圧伝達回路に
関し、特に、半導体メモリ等の半導体集積回路装置にお
ける昇圧電圧発生回路の出力部に適用して好適な絶縁ゲ
ート型電界効果トランジスタを用いた電圧伝達回路に関
する。
関し、特に、半導体メモリ等の半導体集積回路装置にお
ける昇圧電圧発生回路の出力部に適用して好適な絶縁ゲ
ート型電界効果トランジスタを用いた電圧伝達回路に関
する。
【０００２】
【従来の技術】半導体集積回路装置においては、当該集
積回路装置への供給電源電圧値よりも高い電圧値の電圧
を必要とすることがあり、このような場合、この高い電
圧を装置内において前記供給電源電圧を昇圧することで
発生し、対象とする配線や回路ブロックに供給するよう
に構成されている。
積回路装置への供給電源電圧値よりも高い電圧値の電圧
を必要とすることがあり、このような場合、この高い電
圧を装置内において前記供給電源電圧を昇圧することで
発生し、対象とする配線や回路ブロックに供給するよう
に構成されている。
【０００３】例えば、低電圧対応の半導体メモリ等の半
導体集積回路装置では、ワード線等を電源電圧以上の電
圧で駆動すればメモリセルのトランスファトランジスタ
の電圧伝達線の能力が上がり、この結果、メモリセルの
書き込みデータのハイレベルも上がりメモリセルの安定
性が向上することから、電源電圧以上に昇圧した高い電
圧によりワード線を駆動するブースト回路技術が採用さ
れている。
導体集積回路装置では、ワード線等を電源電圧以上の電
圧で駆動すればメモリセルのトランスファトランジスタ
の電圧伝達線の能力が上がり、この結果、メモリセルの
書き込みデータのハイレベルも上がりメモリセルの安定
性が向上することから、電源電圧以上に昇圧した高い電
圧によりワード線を駆動するブースト回路技術が採用さ
れている。
【０００４】そして、このように所要回路ブロック等に
その回路ブロック等の電圧値より高い電圧を供給する回
路技術においては、当該回路ブロック等に対し必要な期
間のみ高い電圧を供給しその電圧を引き上げるための一
方向性に電圧を伝達する電圧伝達回路が使用される。
その回路ブロック等の電圧値より高い電圧を供給する回
路技術においては、当該回路ブロック等に対し必要な期
間のみ高い電圧を供給しその電圧を引き上げるための一
方向性に電圧を伝達する電圧伝達回路が使用される。
【０００５】図８は、このような電圧伝達回路の第１の
従来例であり、電圧昇圧回路と複数の回路ブロックとの
間に設けられ選択回路として使用されている例を示す。
従来例であり、電圧昇圧回路と複数の回路ブロックとの
間に設けられ選択回路として使用されている例を示す。
【０００６】本従来例では、電圧伝達回路は、ｐチャネ
ル電界効果トランジスタＱ２，Ｑ３を用いて構成され昇
圧電圧を発生する昇圧回路（以下「ブースト回路」とい
う。）１と、ブースト回路１からのブースト電圧が供給
される複数のセクション２，３の間にブースト電圧を選
択的に伝達するように接続されている。
ル電界効果トランジスタＱ２，Ｑ３を用いて構成され昇
圧電圧を発生する昇圧回路（以下「ブースト回路」とい
う。）１と、ブースト回路１からのブースト電圧が供給
される複数のセクション２，３の間にブースト電圧を選
択的に伝達するように接続されている。
【０００７】ブースト回路１は、入力端子４にブースト
動作の駆動信号Φ０が供給されたインバータ５と、ブー
スト容量を形成するコンデンサ６と、コンデンサ６と電
源８の間に接続されたプリチャージ用のｐチャネル電界
効果トランジスタＱ３から構成される。
動作の駆動信号Φ０が供給されたインバータ５と、ブー
スト容量を形成するコンデンサ６と、コンデンサ６と電
源８の間に接続されたプリチャージ用のｐチャネル電界
効果トランジスタＱ３から構成される。
【０００８】次に、前記第１の従来例の回路動作を説明
する。
する。
【０００９】ブースト回路１では、端子４，７への同期
（相補）的な駆動信号Φ０及び反転駆動信号Φ０- （以
下「- 」は反転記号を表す。）により、コンデンサ６の
充放電が制御される。端子４，７への信号により、トラ
ンジスタＱ１がオン状態の時はインバータ５の出力はロ
ーレベルに、また、トランジスタＱ１がオフ状態の時は
出力はハイレベルになるように、トランジスタＱ１とイ
ンバータが制御される。このためトランジスタＱ１がオ
ン状態ではコンデンサ６は、電源８からトランジスタＱ
１、コンデンサ６及びインバータの出力部へ向かう電流
路が形成されて、トランジスタＱ１との接続点（以下、
「プリチャージノードＮ１」という。）が電源電圧Ｖｃ
ｃに充電されるところのプリチャージ動作が行われる。
次に、トランジスタＱ１がオフ状態のとき、インバータ
６の出力がハイレベルの状態になりその出力レベルは電
源電圧Ｖｃｃになるため、プリチャージノードＮ１は、
電圧Ｖｃｃにコンデンサ６の充電（プリチャージ）電圧
が重畳されるように引き上げられる。そして、その電圧
値は、コンデンサ６に蓄積した電荷がプリチャージノー
ドＮ１に接続されている配線Ｌ及びトランジスタＱ２，
Ｑ３等の容量とで再配分されて決定される電圧値α（＜
Ｖｃｃ）だけＶｃｃよりブースト（昇圧）される。この
ような動作の繰返しにより、プリチャージノードＮ１に
はプリチャージ期間はＶｃｃ、ブースト期間はＶｃｃ＋
αの電圧が発生し、Ｖｃｃ＋αをブースト電圧として出
力セクション側に伝達する。図１０に、上述のブースト
動作に基づく回路波形を示す。
（相補）的な駆動信号Φ０及び反転駆動信号Φ０- （以
下「- 」は反転記号を表す。）により、コンデンサ６の
充放電が制御される。端子４，７への信号により、トラ
ンジスタＱ１がオン状態の時はインバータ５の出力はロ
ーレベルに、また、トランジスタＱ１がオフ状態の時は
出力はハイレベルになるように、トランジスタＱ１とイ
ンバータが制御される。このためトランジスタＱ１がオ
ン状態ではコンデンサ６は、電源８からトランジスタＱ
１、コンデンサ６及びインバータの出力部へ向かう電流
路が形成されて、トランジスタＱ１との接続点（以下、
「プリチャージノードＮ１」という。）が電源電圧Ｖｃ
ｃに充電されるところのプリチャージ動作が行われる。
次に、トランジスタＱ１がオフ状態のとき、インバータ
６の出力がハイレベルの状態になりその出力レベルは電
源電圧Ｖｃｃになるため、プリチャージノードＮ１は、
電圧Ｖｃｃにコンデンサ６の充電（プリチャージ）電圧
が重畳されるように引き上げられる。そして、その電圧
値は、コンデンサ６に蓄積した電荷がプリチャージノー
ドＮ１に接続されている配線Ｌ及びトランジスタＱ２，
Ｑ３等の容量とで再配分されて決定される電圧値α（＜
Ｖｃｃ）だけＶｃｃよりブースト（昇圧）される。この
ような動作の繰返しにより、プリチャージノードＮ１に
はプリチャージ期間はＶｃｃ、ブースト期間はＶｃｃ＋
αの電圧が発生し、Ｖｃｃ＋αをブースト電圧として出
力セクション側に伝達する。図１０に、上述のブースト
動作に基づく回路波形を示す。
【００１０】必要なセクションへのブースト電圧の伝達
は、選択回路を構成する電圧伝達回路のトランジスタＱ
２又はＱ３を介して行われる。トランジスタＱ２又はＱ
３はいずれかのゲート端子をローレベルとし、そのトラ
ンジスタを介して前記ブースト電圧を伝達し、他方のト
ランジスタＱ３又はＱ２のゲート端子をハイレベルとし
てオフ状態として電圧の伝達を禁止するように構成して
いる。ここで、トランジスタＱ２及びＱ３はそのサブス
トレートを高い電圧側に接続してトランジスタのウエル
電位を最高レベルとし回路ブロック側の電極のＰＮ接合
に逆バイアスを与えて電荷の抜けを防止するようにサブ
ストレートの電位を決定している。
は、選択回路を構成する電圧伝達回路のトランジスタＱ
２又はＱ３を介して行われる。トランジスタＱ２又はＱ
３はいずれかのゲート端子をローレベルとし、そのトラ
ンジスタを介して前記ブースト電圧を伝達し、他方のト
ランジスタＱ３又はＱ２のゲート端子をハイレベルとし
てオフ状態として電圧の伝達を禁止するように構成して
いる。ここで、トランジスタＱ２及びＱ３はそのサブス
トレートを高い電圧側に接続してトランジスタのウエル
電位を最高レベルとし回路ブロック側の電極のＰＮ接合
に逆バイアスを与えて電荷の抜けを防止するようにサブ
ストレートの電位を決定している。
【００１１】ところが、前記電圧伝達回路は、前述のよ
うに繰り返しブースト動作を行うことでセクション側の
ブーストレベルの低下を補うようにしており、図８に示
すようにプリチャージ毎にプリチャージノードＮ１も一
旦Ｖｃｃレベルまで電位が低下する。よって、プリチャ
ージノードＮ１と直結されている配線Ｌの電位も周期的
に低下し、配線Ｌは、選択側のトランジスタのセクショ
ン側より電位が低くなり、セクション側から配線Ｌ側に
電荷が移動しセクションの電位も低下することになるか
ら、前記第１の実施例の回路は昇圧電圧の伝達保持特性
がよくない。
うに繰り返しブースト動作を行うことでセクション側の
ブーストレベルの低下を補うようにしており、図８に示
すようにプリチャージ毎にプリチャージノードＮ１も一
旦Ｖｃｃレベルまで電位が低下する。よって、プリチャ
ージノードＮ１と直結されている配線Ｌの電位も周期的
に低下し、配線Ｌは、選択側のトランジスタのセクショ
ン側より電位が低くなり、セクション側から配線Ｌ側に
電荷が移動しセクションの電位も低下することになるか
ら、前記第１の実施例の回路は昇圧電圧の伝達保持特性
がよくない。
【００１２】このように前記第１の従来例の電圧伝達回
路はセクション２，３からの電荷の抜けを生じブースト
レベルを充分に保ったまま繰り返しブーストを行うこと
ができない点で問題があった。
路はセクション２，３からの電荷の抜けを生じブースト
レベルを充分に保ったまま繰り返しブーストを行うこと
ができない点で問題があった。
【００１３】図１０は、上述の問題点を解決するように
した本発明過程の第２の従来例であり、プリチャージ時
にも配線Ｌのブースト電圧が低下しないようにして、セ
クション側の電位の低下を防止することを可能にした電
圧伝達回路である。
した本発明過程の第２の従来例であり、プリチャージ時
にも配線Ｌのブースト電圧が低下しないようにして、セ
クション側の電位の低下を防止することを可能にした電
圧伝達回路である。
【００１４】図１１に、本従来例の電圧伝達回路の動作
の波形図を示しており、同図を参照してその回路動作を
説明する。
の波形図を示しており、同図を参照してその回路動作を
説明する。
【００１５】本従来例の電圧伝達回路は、ブースト回路
１のプリチャージノードＮ１と配線Ｌとの間にｐチャネ
ルのトランスファトランジスタＱ４を接続する構成を採
用しており、当該トランジスタＱ４のゲート端子にはブ
ースト出力（又はブースト回路の制御信号）に同期する
ゲート信号Φ１が供給される。
１のプリチャージノードＮ１と配線Ｌとの間にｐチャネ
ルのトランスファトランジスタＱ４を接続する構成を採
用しており、当該トランジスタＱ４のゲート端子にはブ
ースト出力（又はブースト回路の制御信号）に同期する
ゲート信号Φ１が供給される。
【００１６】図１１に示すように、選択回路のトランジ
スタＱ２，Ｑ３には、時間ｔ２以降にＱ２がオフ状態、
Ｑ３がオン状態になるように各ゲート信号Φ２，Φ３が
与えられるとする。このような条件では本回路は、時刻
ｔ１にトランジスタＱ４はオフ状態であり、配線Ｌの電
位ＶＢＢ’がＶｃｃとすると、時刻ｔ３で最初のブース
ト電圧ＶＢＢが立ち上がり、これに同期してトランジス
タＱ４もオン状態となるため、ブースト電圧はトランジ
スタＱ４を通過して配線Ｌの電位ＶＢＢ’をＶｃｃ＋α
に引き上げる。同時にトランジスタＱ３にオン状態のゲ
ート信号が与えられているため、セクション３の電位Ｖ
ＢＢ２もブースト電圧Ｖｃｃ＋αにブーストされる。こ
の後時刻ｔ４でブースト回路１がプリチャージ期間に入
り、その出力がＶｃｃに低下すると、トランジスタＱ４
はそのゲート信号Φ１もハイレベルとなりオフ状態にな
る。このため、配線Ｌは電源電位Ｖｃｃに引き下げられ
ることなくＶｃｃ＋αが保持されることになる。更に、
時刻ｔ５後のブースト回路１のブースト時には前記と同
様の動作によりトランジスタＱ４がオン状態になり配線
Ｌのブーストを行いその電位の低下を補う動作を行う。
スタＱ２，Ｑ３には、時間ｔ２以降にＱ２がオフ状態、
Ｑ３がオン状態になるように各ゲート信号Φ２，Φ３が
与えられるとする。このような条件では本回路は、時刻
ｔ１にトランジスタＱ４はオフ状態であり、配線Ｌの電
位ＶＢＢ’がＶｃｃとすると、時刻ｔ３で最初のブース
ト電圧ＶＢＢが立ち上がり、これに同期してトランジス
タＱ４もオン状態となるため、ブースト電圧はトランジ
スタＱ４を通過して配線Ｌの電位ＶＢＢ’をＶｃｃ＋α
に引き上げる。同時にトランジスタＱ３にオン状態のゲ
ート信号が与えられているため、セクション３の電位Ｖ
ＢＢ２もブースト電圧Ｖｃｃ＋αにブーストされる。こ
の後時刻ｔ４でブースト回路１がプリチャージ期間に入
り、その出力がＶｃｃに低下すると、トランジスタＱ４
はそのゲート信号Φ１もハイレベルとなりオフ状態にな
る。このため、配線Ｌは電源電位Ｖｃｃに引き下げられ
ることなくＶｃｃ＋αが保持されることになる。更に、
時刻ｔ５後のブースト回路１のブースト時には前記と同
様の動作によりトランジスタＱ４がオン状態になり配線
Ｌのブーストを行いその電位の低下を補う動作を行う。
【００１７】ここで、トランジスタＱ４のサブストレー
ト端子は配線Ｌ側に接続しており、配線Ｌの最高電位Ｖ
ｃｃ＋αをそのウエルに与えてブースト回路側の端子の
ＰＮ接合を逆バイアスして配線Ｌからブースト回路１側
に電荷が抜けるのを防止している。
ト端子は配線Ｌ側に接続しており、配線Ｌの最高電位Ｖ
ｃｃ＋αをそのウエルに与えてブースト回路側の端子の
ＰＮ接合を逆バイアスして配線Ｌからブースト回路１側
に電荷が抜けるのを防止している。
【００１８】このように、図１０の回路ではトランスフ
ァトランジスタＱ４を挿入していることから配線Ｌの電
位を保持する機能を充分果たすことが可能である。
ァトランジスタＱ４を挿入していることから配線Ｌの電
位を保持する機能を充分果たすことが可能である。
【００１９】
【発明が解決しようとする課題】上述のように、第１の
従来例の図８の回路では、選択回路がブースト回路と被
ブースト回路の間に１個のトランジスタで構成すること
ができる利点があるが、セクション側からの電荷の抜け
を充分に阻止できない点で難点があった。また、図１０
の回路では、ブースト回路のプリチャージサイクル期間
中の配線ＬをＶＢＢ’から絶縁することができる点で電
荷の抜けの防止が効果的になされる利点が有るものの、
このような構成ではトランジスタＱ４を設けているた
め、ブースト回路とブーストされるメモリアレイ等のセ
クションとの間に２つのトランジスタが直列に接続され
ることになり、ブースト回路１からみた寄生抵抗が大き
くなり、高速化が困難となる。また、セクション側の駆
動を充分に行い高速化するには２つのトランジスタのマ
スク面積が大きくなる点で問題があった。
従来例の図８の回路では、選択回路がブースト回路と被
ブースト回路の間に１個のトランジスタで構成すること
ができる利点があるが、セクション側からの電荷の抜け
を充分に阻止できない点で難点があった。また、図１０
の回路では、ブースト回路のプリチャージサイクル期間
中の配線ＬをＶＢＢ’から絶縁することができる点で電
荷の抜けの防止が効果的になされる利点が有るものの、
このような構成ではトランジスタＱ４を設けているた
め、ブースト回路とブーストされるメモリアレイ等のセ
クションとの間に２つのトランジスタが直列に接続され
ることになり、ブースト回路１からみた寄生抵抗が大き
くなり、高速化が困難となる。また、セクション側の駆
動を充分に行い高速化するには２つのトランジスタのマ
スク面積が大きくなる点で問題があった。
【００２０】そこで、本発明は、所要回路ブロックにそ
の回路ブロックの電圧値より高い電圧を供給するため、
当該回路ブロックに電圧の伝達制御期間（電圧の伝達期
間と被供給部の電圧保持期間）のみ前記高い電圧を一方
向に伝達でき、伝達した回路ブロック側から逆方向に電
荷が抜けることがなく、また、前記高い電圧の非伝達制
御期間に回路ブロック側に電荷が抜けることのない電圧
伝達回路を最小限のトランジスタで構成でき、低抵抗で
マスク面積の小さい集積回路を構成することが可能であ
り高速化に適した電圧伝達回路を提供する。
の回路ブロックの電圧値より高い電圧を供給するため、
当該回路ブロックに電圧の伝達制御期間（電圧の伝達期
間と被供給部の電圧保持期間）のみ前記高い電圧を一方
向に伝達でき、伝達した回路ブロック側から逆方向に電
荷が抜けることがなく、また、前記高い電圧の非伝達制
御期間に回路ブロック側に電荷が抜けることのない電圧
伝達回路を最小限のトランジスタで構成でき、低抵抗で
マスク面積の小さい集積回路を構成することが可能であ
り高速化に適した電圧伝達回路を提供する。
【００２１】本発明の目的は、マスク面積の削減と高速
動作を可能とする電圧伝達回路を提供することにある。
動作を可能とする電圧伝達回路を提供することにある。
【００２２】
【課題を解決するための手段】本発明の電圧伝達回路
は、電圧供給部と電圧被供給部の間にドレイン、ソース
間の電流通路を接続した電圧伝達用電界効果トランジス
タを有する電圧伝達回路において、前記電圧伝達用電界
効果トランジスタのサブストレートの電位を、電圧の伝
達制御期間（電圧の伝達期間と被供給部の電圧保持期
間）は前記電圧被供給部側の電位とし、電圧の非伝達制
御期間は前記電圧供給部側の電位とすることを特徴とす
る。
は、電圧供給部と電圧被供給部の間にドレイン、ソース
間の電流通路を接続した電圧伝達用電界効果トランジス
タを有する電圧伝達回路において、前記電圧伝達用電界
効果トランジスタのサブストレートの電位を、電圧の伝
達制御期間（電圧の伝達期間と被供給部の電圧保持期
間）は前記電圧被供給部側の電位とし、電圧の非伝達制
御期間は前記電圧供給部側の電位とすることを特徴とす
る。
【００２３】また、共通の電圧供給部と複数の電圧被供
給部の間にそれぞれのドレイン、ソース間の電流通路を
接続した前記電圧伝達回路の複数の電圧伝達用電界効果
トランジスタを有し、共通の電圧供給部から選択的に電
圧被供給部に電圧を伝達するように構成することができ
る。
給部の間にそれぞれのドレイン、ソース間の電流通路を
接続した前記電圧伝達回路の複数の電圧伝達用電界効果
トランジスタを有し、共通の電圧供給部から選択的に電
圧被供給部に電圧を伝達するように構成することができ
る。
【００２４】本発明の電圧伝達回路は、電圧供給部と電
圧被供給部の間に電圧伝達用電界効果トランジスタの電
流通路を接続した電圧伝達回路において、前記電圧供給
部と前記電圧伝達用電界効果トランジスタのサブストレ
ート部との間に第１の電界効果トランジスタの電流通路
を接続し、かつ前記電圧被供給部と前記サブストレート
との間に第２の電界効果トランジスタの電流通路を接続
したことを特徴とする。また、前記電圧伝達用電界効果
トランジスタと第１の電界効果トランジスタと第２の電
界効果トランジスタとは半導体基板上の同一ウエルに形
成して構成することができる。
圧被供給部の間に電圧伝達用電界効果トランジスタの電
流通路を接続した電圧伝達回路において、前記電圧供給
部と前記電圧伝達用電界効果トランジスタのサブストレ
ート部との間に第１の電界効果トランジスタの電流通路
を接続し、かつ前記電圧被供給部と前記サブストレート
との間に第２の電界効果トランジスタの電流通路を接続
したことを特徴とする。また、前記電圧伝達用電界効果
トランジスタと第１の電界効果トランジスタと第２の電
界効果トランジスタとは半導体基板上の同一ウエルに形
成して構成することができる。
【００２５】また、前記電圧伝達回路において、電圧の
伝達制御期間は第２の電界効果トランジスタをオン状態
とし、電圧の非伝達制御期間は第１のトランジスタをオ
ン状態になるようにそのゲートを制御するのが好適であ
り、また、前記電圧伝達回路において、電圧の伝達期間
は前記第１及び第２の電界効果トランジスタをオン状態
とし、前記電圧の被供給部の電圧保持期間及び電圧の非
伝達制御期間は第１のトランジスタをオン状態とするよ
うにそれぞれのゲートを制御することができる。
伝達制御期間は第２の電界効果トランジスタをオン状態
とし、電圧の非伝達制御期間は第１のトランジスタをオ
ン状態になるようにそのゲートを制御するのが好適であ
り、また、前記電圧伝達回路において、電圧の伝達期間
は前記第１及び第２の電界効果トランジスタをオン状態
とし、前記電圧の被供給部の電圧保持期間及び電圧の非
伝達制御期間は第１のトランジスタをオン状態とするよ
うにそれぞれのゲートを制御することができる。
【００２６】更に、本発明の前記電圧伝達回路は、昇圧
電圧発生回路を有し前記電圧被供給部に昇圧電圧を供給
するように構成することができ、更に、前記昇圧電圧発
生回路は半導体集積回路装置の供給電源により動作しそ
の電源電圧以上の前記昇圧電圧を発生し当該半導体集積
回路装置の電圧被供給部に伝達する半導体集積回路装置
として構成することができる。
電圧発生回路を有し前記電圧被供給部に昇圧電圧を供給
するように構成することができ、更に、前記昇圧電圧発
生回路は半導体集積回路装置の供給電源により動作しそ
の電源電圧以上の前記昇圧電圧を発生し当該半導体集積
回路装置の電圧被供給部に伝達する半導体集積回路装置
として構成することができる。
【００２７】
【発明の実施の形態】本発明について図面を参照して説
明する。図１は本発明の第１の実施の形態を示す回路図
である。
明する。図１は本発明の第１の実施の形態を示す回路図
である。
【００２８】本実施の形態は、発振回路１１と、発振回
路１１の出力で駆動されるブースト回路１２と、そのブ
ーストノードＮに接続された配線Ｌと、配線Ｌにソース
がそれぞれに接続された２つのセクション選択回路を構
成するトランジスタＱ１１，Ｑ１２と、トランジスタＱ
１１のサブストレートにソースが接続され、そのドレイ
ンが前記トランジスタＱ１１のソースに接続されたトラ
ンジスタＱ１３と、トランジスタＱ１１のサブストレー
ト端子にソースが接続され、そのドレインが前記トラン
ジスタＱ１１のドレインに接続されたトランジスタＱ１
５とからなる電圧伝達回路と、トランジスタＱ１２のサ
ブストレートにソースが接続され、そのドレインが前記
トランジスタＱ１２のソースに接続されたトランジスタ
Ｑ１４と、トランジスタＱ１２のサブストレートにソー
スが接続され、そのドレインが前記トランジスタＱ１２
のドレインに接続されたトランジスタＱ１６とからなる
電圧伝達回路と、トランジスタＱ１１及びＱ１２のゲー
トに選択信号Φ１１，Φ１２が印加され、前記トランジ
スタＱ１３及びＱ１６のゲートに共通に切り替え信号Φ
１３- 、トランジスタＱ１４及びＱ１５のゲートに切替
信号Φ１３を供給する構成を備える。
路１１の出力で駆動されるブースト回路１２と、そのブ
ーストノードＮに接続された配線Ｌと、配線Ｌにソース
がそれぞれに接続された２つのセクション選択回路を構
成するトランジスタＱ１１，Ｑ１２と、トランジスタＱ
１１のサブストレートにソースが接続され、そのドレイ
ンが前記トランジスタＱ１１のソースに接続されたトラ
ンジスタＱ１３と、トランジスタＱ１１のサブストレー
ト端子にソースが接続され、そのドレインが前記トラン
ジスタＱ１１のドレインに接続されたトランジスタＱ１
５とからなる電圧伝達回路と、トランジスタＱ１２のサ
ブストレートにソースが接続され、そのドレインが前記
トランジスタＱ１２のソースに接続されたトランジスタ
Ｑ１４と、トランジスタＱ１２のサブストレートにソー
スが接続され、そのドレインが前記トランジスタＱ１２
のドレインに接続されたトランジスタＱ１６とからなる
電圧伝達回路と、トランジスタＱ１１及びＱ１２のゲー
トに選択信号Φ１１，Φ１２が印加され、前記トランジ
スタＱ１３及びＱ１６のゲートに共通に切り替え信号Φ
１３- 、トランジスタＱ１４及びＱ１５のゲートに切替
信号Φ１３を供給する構成を備える。
【００２９】次に、図１の本実施の形態の動作について
図２の波形図を参照して説明する。
図２の波形図を参照して説明する。
【００３０】本実施の形態は、ブースト回路１２と選択
回路を構成するトランジスタＱ１１及びＱ１２との接続
にはトランスファトランジスタを設けず配線Ｌにブース
ト電圧が直接供給されるように構成される。従って、ト
ランジスタＱ１１及びＱ１２は、ブースト期間のみオン
状態になりセクション１又は２にブースト電圧を供給す
るように制御される。
回路を構成するトランジスタＱ１１及びＱ１２との接続
にはトランスファトランジスタを設けず配線Ｌにブース
ト電圧が直接供給されるように構成される。従って、ト
ランジスタＱ１１及びＱ１２は、ブースト期間のみオン
状態になりセクション１又は２にブースト電圧を供給す
るように制御される。
【００３１】選択回路は時刻ｔ２においてトランジスタ
Ｑ１１の非選択（非伝達制御期間）、トランジスタＱ１
２の選択（伝達制御期間）の状態とし、時刻ｔ２にサブ
ストレートの電位を決定するトランジスタＱ１３〜Ｑ１
６のゲート端子の信号Φ１３をハイレベル、信号Φ１３
- をローレベルに設定される。なお、信号（Φ１３）は
トランジスタの動作が確実に行われるようにブースト電
圧に応じて変化させるのがよく、時刻ｔ３以降Ｖｃｃ＋
αとしている。図４に関連して後述するようにセクショ
ン側の電圧を電源とした回路から供給することで発生で
きる。
Ｑ１１の非選択（非伝達制御期間）、トランジスタＱ１
２の選択（伝達制御期間）の状態とし、時刻ｔ２にサブ
ストレートの電位を決定するトランジスタＱ１３〜Ｑ１
６のゲート端子の信号Φ１３をハイレベル、信号Φ１３
- をローレベルに設定される。なお、信号（Φ１３）は
トランジスタの動作が確実に行われるようにブースト電
圧に応じて変化させるのがよく、時刻ｔ３以降Ｖｃｃ＋
αとしている。図４に関連して後述するようにセクショ
ン側の電圧を電源とした回路から供給することで発生で
きる。
【００３２】ブースト回路１２は、従来例と同様に動作
し発振回路１１の出力の制御により、プリチャージノー
ドＮに、ブースト電圧として時刻ｔ３からインバータ出
力電圧Ｖｃｃにプリチャージ充電電圧Ｖｃｃを重畳して
出力する。また、ＰチャネルトランジスタＱ１１は、非
選択であるため時刻ｔ３からのゲート信号Φ１１のハイ
レベルより以降オフ状態を維持する。また、選択側のＰ
チャネルトランジスタＱ１２は前記ブースト回路１２の
出力と対応して同期的に以降当該トランジスタをオン、
オフ状態に切り替わるゲート信号Φ１２が供給される。
し発振回路１１の出力の制御により、プリチャージノー
ドＮに、ブースト電圧として時刻ｔ３からインバータ出
力電圧Ｖｃｃにプリチャージ充電電圧Ｖｃｃを重畳して
出力する。また、ＰチャネルトランジスタＱ１１は、非
選択であるため時刻ｔ３からのゲート信号Φ１１のハイ
レベルより以降オフ状態を維持する。また、選択側のＰ
チャネルトランジスタＱ１２は前記ブースト回路１２の
出力と対応して同期的に以降当該トランジスタをオン、
オフ状態に切り替わるゲート信号Φ１２が供給される。
【００３３】時刻ｔ３では、ゲート信号Φ１２は既にブ
ースト電圧を伝達できるようにローレベルとなってお
り、ブースト電圧ＶＢＢ（Ｖｃｃ＋α）の電圧がトラン
ジスタＱ１２を介してセクション２に出力される。
ースト電圧を伝達できるようにローレベルとなってお
り、ブースト電圧ＶＢＢ（Ｖｃｃ＋α）の電圧がトラン
ジスタＱ１２を介してセクション２に出力される。
【００３４】時刻ｔ４では、ブースト回路１２がプリチ
ャージ期間になり、ゲート信号Φ１２はハイレベルに切
り替わる。この場合、セクション２側がブーストレベル
になっているためそのレベルを利用して生成されるゲー
ト信号Φ１２のハイレベルもＶｃｃ＋αとなる（トラン
ジスタＱ１２のオフ状態の動作を正常に行わせるために
は、ゲート信号もブーストレベルとなったセクション側
と同レベルとなる必要がある）。
ャージ期間になり、ゲート信号Φ１２はハイレベルに切
り替わる。この場合、セクション２側がブーストレベル
になっているためそのレベルを利用して生成されるゲー
ト信号Φ１２のハイレベルもＶｃｃ＋αとなる（トラン
ジスタＱ１２のオフ状態の動作を正常に行わせるために
は、ゲート信号もブーストレベルとなったセクション側
と同レベルとなる必要がある）。
【００３５】時刻ｔ５では、ブースト回路１２がブース
ト期間に入るためゲート信号Φ１２はローレベルに切り
替わる。以上により非選択のセクション１の出力ＶＢＢ
１はＶｃｃと変わらず、また、選択側のセクション２の
出力ＶＢＢ２は時刻ｔ３からブーストレベルＶｃｃ＋α
となる。
ト期間に入るためゲート信号Φ１２はローレベルに切り
替わる。以上により非選択のセクション１の出力ＶＢＢ
１はＶｃｃと変わらず、また、選択側のセクション２の
出力ＶＢＢ２は時刻ｔ３からブーストレベルＶｃｃ＋α
となる。
【００３６】同図のセクション２の出力ＶＢＢ２に示す
ように、本発明の構成及び動作原理によれば配線Ｌの電
圧がＶｃｃに低下してもこれに影響されずに一定値（Ｖ
ｃｃ＋α）を維持することが分かる。これはトランジス
タのサブストレートの電位を選択（伝達制御期間）／非
選択（非伝達制御期間）により切り替えを可能にしてい
るためである。そこで次に、本発明は上記のようにセク
ション側の電位がブースト回路２１のプリチャージ期間
の影響を受けない点についての動作原理を図３により説
明する。
ように、本発明の構成及び動作原理によれば配線Ｌの電
圧がＶｃｃに低下してもこれに影響されずに一定値（Ｖ
ｃｃ＋α）を維持することが分かる。これはトランジス
タのサブストレートの電位を選択（伝達制御期間）／非
選択（非伝達制御期間）により切り替えを可能にしてい
るためである。そこで次に、本発明は上記のようにセク
ション側の電位がブースト回路２１のプリチャージ期間
の影響を受けない点についての動作原理を図３により説
明する。
【００３７】図３には、選択回路を構成するトランジス
タＱ１１，Ｑ１３，Ｑ１５の回路及びトランジスタＱ１
２，Ｑ１４，Ｑ１６の回路の半導体構造を示している。
各選択回路はＰ型半導体基板上のＮ型半導体ウエル内に
形成された３個のトランジスタで構成される。各ウエル
の中央のトランジスタは選択用のトランジスタＱ１１又
はＱ１２を示し、その両側のトランジスタはウエル電位
を制御するトランジスタＱ１３，Ｑ１５又はＱ１４，Ｑ
１６を示している。回路接続は外部接続線で示してお
り、細線はサブストレート配線を、太線は選択回路の信
号路配線を示し、太線の斜線表示はブーストレベルにあ
り、白抜き表示は非ブーストレベルにあることを示して
いる。各ソース、ドレインとウエルの間のＰＮ接合につ
いてはダイオード表示を行っている。
タＱ１１，Ｑ１３，Ｑ１５の回路及びトランジスタＱ１
２，Ｑ１４，Ｑ１６の回路の半導体構造を示している。
各選択回路はＰ型半導体基板上のＮ型半導体ウエル内に
形成された３個のトランジスタで構成される。各ウエル
の中央のトランジスタは選択用のトランジスタＱ１１又
はＱ１２を示し、その両側のトランジスタはウエル電位
を制御するトランジスタＱ１３，Ｑ１５又はＱ１４，Ｑ
１６を示している。回路接続は外部接続線で示してお
り、細線はサブストレート配線を、太線は選択回路の信
号路配線を示し、太線の斜線表示はブーストレベルにあ
り、白抜き表示は非ブーストレベルにあることを示して
いる。各ソース、ドレインとウエルの間のＰＮ接合につ
いてはダイオード表示を行っている。
【００３８】図３（Ａ）は、選択回路の非選択時（トラ
ンジスタＱ１１がオフ状態）のブースト期間の動作状態
を示している。配線ＬはブーストレベルＶｃｃ＋α（斜
線表示）にあるが、トランジスタＱ１１はΦ１１のハイ
レベルによりオフ状態であり、トランジスタＱ１３はΦ
１３- のローレベルによりオン状態にあり、更にトラン
ジスタＱ１５はΦ１３のハイレベルによりオフ状態にあ
る。従って、ウエルの電位は、Ｑ１３のチャネル、サブ
ストレート電極（Ｎ＋）を介してブーストレベルにされ
る。
ンジスタＱ１１がオフ状態）のブースト期間の動作状態
を示している。配線ＬはブーストレベルＶｃｃ＋α（斜
線表示）にあるが、トランジスタＱ１１はΦ１１のハイ
レベルによりオフ状態であり、トランジスタＱ１３はΦ
１３- のローレベルによりオン状態にあり、更にトラン
ジスタＱ１５はΦ１３のハイレベルによりオフ状態にあ
る。従って、ウエルの電位は、Ｑ１３のチャネル、サブ
ストレート電極（Ｎ＋）を介してブーストレベルにされ
る。
【００３９】一方、非選択のセクション側は、電源電位
Ｖｃｃにされているとすると、トランジスタＱ１１及び
Ｑ１５のドレインのＰＮ接合は逆バイアスとなってい
る。このことから、この選択回路はブーストノードＮと
非選択セクション側とはアイソレートされていることが
分かる。
Ｖｃｃにされているとすると、トランジスタＱ１１及び
Ｑ１５のドレインのＰＮ接合は逆バイアスとなってい
る。このことから、この選択回路はブーストノードＮと
非選択セクション側とはアイソレートされていることが
分かる。
【００４０】図３（Ｂ）は、選択回路の非選択時のプリ
チャージ期間の動作状態を示している。この場合は、ブ
ーストノードＮと非選択セクション側とはＶｃｃであり
同電位であるから電荷の転送動作が生じないことは明ら
かである。
チャージ期間の動作状態を示している。この場合は、ブ
ーストノードＮと非選択セクション側とはＶｃｃであり
同電位であるから電荷の転送動作が生じないことは明ら
かである。
【００４１】図３（Ｃ）は、選択回路の選択時のブース
ト期間の動作状態を示している。配線Ｌはブーストレベ
ルＶｃｃ＋α（斜線表示）にあり、トランジスタＱ１２
はブースト期間であるためΦ１２のローレベルによりオ
ン状態である。トランジスタＱ１４はΦ１３のハイレベ
ルによりオフ状態にされ、トランジスタＱ１６はΦ１３
- のローレベルによりオン状態にある。
ト期間の動作状態を示している。配線Ｌはブーストレベ
ルＶｃｃ＋α（斜線表示）にあり、トランジスタＱ１２
はブースト期間であるためΦ１２のローレベルによりオ
ン状態である。トランジスタＱ１４はΦ１３のハイレベ
ルによりオフ状態にされ、トランジスタＱ１６はΦ１３
- のローレベルによりオン状態にある。
【００４２】従って、トランジスタＱ１２のチャネルを
通して配線Ｌのブーストレベルがセクション側に供給さ
れる。また、ウエルの電位はＱ１６のチャネルと配線及
びサブストレート電極（Ｎ＋）を介して選択のセクショ
ン側からの電位が供給されてブーストレベルにある。
通して配線Ｌのブーストレベルがセクション側に供給さ
れる。また、ウエルの電位はＱ１６のチャネルと配線及
びサブストレート電極（Ｎ＋）を介して選択のセクショ
ン側からの電位が供給されてブーストレベルにある。
【００４３】図３（Ｄ）は、選択回路の選択時のプリチ
ャージ期間の動作状態を示している。配線Ｌはプリチャ
ージレベルＶｃｃにあり、トランジスタＱ１２はプリチ
ャージ期間のためΦ１２のハイレベルによりオフ状態で
ある。トランジスタＱ１４はΦ１３のハイレベルにより
オフ状態にされ、トランジスタＱ１６はΦ１３- のロー
レベルによりオン状態にある。
ャージ期間の動作状態を示している。配線Ｌはプリチャ
ージレベルＶｃｃにあり、トランジスタＱ１２はプリチ
ャージ期間のためΦ１２のハイレベルによりオフ状態で
ある。トランジスタＱ１４はΦ１３のハイレベルにより
オフ状態にされ、トランジスタＱ１６はΦ１３- のロー
レベルによりオン状態にある。
【００４４】従って、ウエルの電位は、セクション側か
らＱ１６のチャネル、サブストレート電極（Ｎ＋）を介
してブーストレベルにされる。一方、配線Ｌは、プリチ
ャージレベルＶｃｃであるから、信号路のトランジスタ
Ｑ１２及びＱ１４の配線ＬのＰＮ接合は逆バイアス状態
となっている。このことから、この選択回路はプリチャ
ージノードＮと選択セクション側とはアイソレートされ
る。
らＱ１６のチャネル、サブストレート電極（Ｎ＋）を介
してブーストレベルにされる。一方、配線Ｌは、プリチ
ャージレベルＶｃｃであるから、信号路のトランジスタ
Ｑ１２及びＱ１４の配線ＬのＰＮ接合は逆バイアス状態
となっている。このことから、この選択回路はプリチャ
ージノードＮと選択セクション側とはアイソレートされ
る。
【００４５】以上の説明から分かるように本発明によれ
ば、電圧供給側から所要回路ブロックにその回路ブロッ
クの電圧値より高い電圧を供給する際、当該回路ブロッ
クに電圧の伝達制御期間においてのみ前記高い電圧を一
方向に伝達でき、また、電圧伝達側の電位が低下しても
伝達した回路ブロック側から逆方向に電荷が抜けること
がなく、更に、非伝達制御期間に電圧伝達側の前記高い
電圧により回路ブロック側に電荷が抜けることのない回
路を最小限の電界効果トランジスタを用いて成すること
ができる。
ば、電圧供給側から所要回路ブロックにその回路ブロッ
クの電圧値より高い電圧を供給する際、当該回路ブロッ
クに電圧の伝達制御期間においてのみ前記高い電圧を一
方向に伝達でき、また、電圧伝達側の電位が低下しても
伝達した回路ブロック側から逆方向に電荷が抜けること
がなく、更に、非伝達制御期間に電圧伝達側の前記高い
電圧により回路ブロック側に電荷が抜けることのない回
路を最小限の電界効果トランジスタを用いて成すること
ができる。
【００４６】上記実施の形態においては、電圧の供給側
と被供給側との間に１個のトランジスタを設けるだけで
よいから直列抵抗が増加することがなく、マスク面積を
減少させることができる。また、一方で新たにトランジ
スタＱ１３及びＱ１５（Ｑ１４及びＱ１６）を必要とし
素子数が増加するが、これらのトランジスタは電圧伝達
用電界効果トランジスタＱ１１（Ｑ１２）のサブストレ
ートの電位の制御を行うものであるため、トランジスタ
Ｑ１１（Ｑ１２）のマスク面積の約１／１０程度のサイ
ズで構成することができ、このトランジスタは実質上マ
スク面積を増大させない。
と被供給側との間に１個のトランジスタを設けるだけで
よいから直列抵抗が増加することがなく、マスク面積を
減少させることができる。また、一方で新たにトランジ
スタＱ１３及びＱ１５（Ｑ１４及びＱ１６）を必要とし
素子数が増加するが、これらのトランジスタは電圧伝達
用電界効果トランジスタＱ１１（Ｑ１２）のサブストレ
ートの電位の制御を行うものであるため、トランジスタ
Ｑ１１（Ｑ１２）のマスク面積の約１／１０程度のサイ
ズで構成することができ、このトランジスタは実質上マ
スク面積を増大させない。
【００４７】また、上記実施の形態では、図３（Ｃ）の
電圧伝達時においてトランジスタＱ１４をオフ状態に制
御するようにしているが、このトランジスタＱ１４をオ
ン状態で動作するように構成することも極めて有効であ
る。これは、このようにしても回路動作上の支障がない
のみならず、むしろこのようにすることにより電圧伝達
用トランジスタの電流路に並列の電流路を形成できるこ
とになり、電流容量を増加でき追加したトランジスタを
より有効に利用できることになる。
電圧伝達時においてトランジスタＱ１４をオフ状態に制
御するようにしているが、このトランジスタＱ１４をオ
ン状態で動作するように構成することも極めて有効であ
る。これは、このようにしても回路動作上の支障がない
のみならず、むしろこのようにすることにより電圧伝達
用トランジスタの電流路に並列の電流路を形成できるこ
とになり、電流容量を増加でき追加したトランジスタを
より有効に利用できることになる。
【００４８】次に、図４（Ａ）は、昇圧電圧発生回路の
出力を半導体メモリの２分割セクションに選択的に伝達
する回路に本発明の電圧伝達回路を具体的に適用する場
合に好適な第２の実施の形態を示すものである。同図の
回路構成は、リング発振回路３０と、ブースト回路４０
と、選択回路５０と、選択切替部６０とから構成され
る。
出力を半導体メモリの２分割セクションに選択的に伝達
する回路に本発明の電圧伝達回路を具体的に適用する場
合に好適な第２の実施の形態を示すものである。同図の
回路構成は、リング発振回路３０と、ブースト回路４０
と、選択回路５０と、選択切替部６０とから構成され
る。
【００４９】図４の回路構成及び動作について図５
（Ａ）（Ｂ）に示す回路動作状態及び動作波形図を参照
して説明する。
（Ａ）（Ｂ）に示す回路動作状態及び動作波形図を参照
して説明する。
【００５０】まず、図４（Ａ）において、リング発振回
路３０は、奇数段のゲート（インバータ、ノア）回路３
１，３２，３３からなり、ゲート回路での信号の遅延を
利用してパルス信号を発振する帰還構成をとり、且つア
ドレス信号と同期するブースト回路４０の動作の制御信
号Φにより発振又は停止の制御が行われる構成を有す
る。リング発振回路３０の出力はゲート回路４１，４２
を介しブースト回路４０の駆動信号ＰＣとなる。
路３０は、奇数段のゲート（インバータ、ノア）回路３
１，３２，３３からなり、ゲート回路での信号の遅延を
利用してパルス信号を発振する帰還構成をとり、且つア
ドレス信号と同期するブースト回路４０の動作の制御信
号Φにより発振又は停止の制御が行われる構成を有す
る。リング発振回路３０の出力はゲート回路４１，４２
を介しブースト回路４０の駆動信号ＰＣとなる。
【００５１】ブースト回路４０は、ブースト容量となる
コンデンサ４４のプリチャージを行うトランジスタＱ４
１を駆動するため、トランジスタＱ４５，Ｑ４６からな
るインバータを有し信号ＰＣ- を出力する。
コンデンサ４４のプリチャージを行うトランジスタＱ４
１を駆動するため、トランジスタＱ４５，Ｑ４６からな
るインバータを有し信号ＰＣ- を出力する。
【００５２】選択回路５０は、図１と同様の構成のトラ
ンジスタＱ５１，Ｑ５３，Ｑ５５と、トランジスタＱ５
２，Ｑ５４，Ｑ５６からなる２つのトランジスタ回路で
構成されそれぞれの駆動セクション（ブースト電圧伝達
線）ＢＴＬ１，ＢＴＬ２に接続されている。トランジス
タＱ５１及びＱ５２のゲート電極には、選択／非選択の
信号ＢＫＳ１及びＢＫＳ２を図２で説明したプリチャー
ジ動作に同期して与えられるように、信号ＰＣ- との実
質的なナンド論理出力ＴＳ１- 、ＴＳ２- が印加され
る。このナンド論理回路の具体的な回路は図４（Ｂ）に
示すように構成される。
ンジスタＱ５１，Ｑ５３，Ｑ５５と、トランジスタＱ５
２，Ｑ５４，Ｑ５６からなる２つのトランジスタ回路で
構成されそれぞれの駆動セクション（ブースト電圧伝達
線）ＢＴＬ１，ＢＴＬ２に接続されている。トランジス
タＱ５１及びＱ５２のゲート電極には、選択／非選択の
信号ＢＫＳ１及びＢＫＳ２を図２で説明したプリチャー
ジ動作に同期して与えられるように、信号ＰＣ- との実
質的なナンド論理出力ＴＳ１- 、ＴＳ２- が印加され
る。このナンド論理回路の具体的な回路は図４（Ｂ）に
示すように構成される。
【００５３】選択切替部６０は、選択回路５０のトラン
ジスタＱ５１，Ｑ５２のサブストレートの電位を制御す
るため、トランジスタＱ５３，Ｑ５６のゲート電極のイ
ンバータ回路６３を介して選択信号ＢＫＳ１- を印加
し、またトランジスタＱ５４，Ｑ５５のゲート電極にイ
ンバータ回路６４を介して選択信号ＢＫＳ２- を印加す
る。ここで、インバータ回路６３，６４の電源は対応す
るセクションがブースト時にそれぞれブーストレベルの
電圧とするようにそれぞれＢＴＬ１，ＢＴＬ２の電圧を
供給する。インバータ回路６３，６４の出力はブースト
レベルの選択信号ＢＫＳ１- ，ＢＫＳ２- 又はＶｃｃと
なる。
ジスタＱ５１，Ｑ５２のサブストレートの電位を制御す
るため、トランジスタＱ５３，Ｑ５６のゲート電極のイ
ンバータ回路６３を介して選択信号ＢＫＳ１- を印加
し、またトランジスタＱ５４，Ｑ５５のゲート電極にイ
ンバータ回路６４を介して選択信号ＢＫＳ２- を印加す
る。ここで、インバータ回路６３，６４の電源は対応す
るセクションがブースト時にそれぞれブーストレベルの
電圧とするようにそれぞれＢＴＬ１，ＢＴＬ２の電圧を
供給する。インバータ回路６３，６４の出力はブースト
レベルの選択信号ＢＫＳ１- ，ＢＫＳ２- 又はＶｃｃと
なる。
【００５４】また、セクションＢＴＬ１，ＢＴＬ２の電
位は零電位まで低下するとブーストに時間を要し動作速
度が著しく低下するので、電源Ｖｃｃとの間にトランジ
スタＱ６１，Ｑ６２を設け非選択側をオン状態になるよ
うにそれぞれのゲート端子に選択信号ＢＫＳ１，ＢＫＳ
２を印加し、出力部ＢＴＬ１，ＢＴＬ２の電位を電源電
圧Ｖｃｃに維持するように構成している。
位は零電位まで低下するとブーストに時間を要し動作速
度が著しく低下するので、電源Ｖｃｃとの間にトランジ
スタＱ６１，Ｑ６２を設け非選択側をオン状態になるよ
うにそれぞれのゲート端子に選択信号ＢＫＳ１，ＢＫＳ
２を印加し、出力部ＢＴＬ１，ＢＴＬ２の電位を電源電
圧Ｖｃｃに維持するように構成している。
【００５５】なお、選択回路５０のトランジスタＱ５
１，Ｑ５２のゲート電極の制御信号もブースト状態に応
じたブーストレベルにするように図４（Ｂ）の論理回路
の電源にもセクションＢＴＬ１，ＢＴＬ２の電圧を供給
している。
１，Ｑ５２のゲート電極の制御信号もブースト状態に応
じたブーストレベルにするように図４（Ｂ）の論理回路
の電源にもセクションＢＴＬ１，ＢＴＬ２の電圧を供給
している。
【００５６】図４の電圧伝達回路は、制御信号Φがロー
レベル状態の時リング発振回路３０が発振し、その出力
信号がゲート回路４１，４２を通過しブースト回路を駆
動する信号ＰＣとなる。ブースト回路４０のブースト容
量は、リング発振回路３０の出力のパルス半周期毎にプ
リチャージとブースト動作を繰り返し、ブーストノード
ＢＳＴの電圧をブースト時にＶｃｃ＋αに引き上げ、選
択回路の選択側のトランジスタＱ５１（又はＱ５２）を
介してセクション（ブースト電圧伝達線）ＢＴＬ１側を
約１アドレス（ＡＤＤ）期間Ｖｃｃ＋αに引き上げる。
この場合におけるトランジスタＱ５３，Ｑ５４，Ｑ５
５，Ｑ５６の動作は図１と同様であり、非ブースト側の
セクション（ブースト電圧伝達線）ＢＴＬ２はトランジ
スタＱ６１（又はＱ６２）がオン状態になり電源電圧Ｖ
ｃｃに保持される。なお、各セクションにつながるワー
ド線ＷＯＲＤ１，ＷＯＲＤ２の電圧はブースト電圧Ｖｃ
ｃ＋αと基準電位ＧＮＤの間で変化する信号となる。
レベル状態の時リング発振回路３０が発振し、その出力
信号がゲート回路４１，４２を通過しブースト回路を駆
動する信号ＰＣとなる。ブースト回路４０のブースト容
量は、リング発振回路３０の出力のパルス半周期毎にプ
リチャージとブースト動作を繰り返し、ブーストノード
ＢＳＴの電圧をブースト時にＶｃｃ＋αに引き上げ、選
択回路の選択側のトランジスタＱ５１（又はＱ５２）を
介してセクション（ブースト電圧伝達線）ＢＴＬ１側を
約１アドレス（ＡＤＤ）期間Ｖｃｃ＋αに引き上げる。
この場合におけるトランジスタＱ５３，Ｑ５４，Ｑ５
５，Ｑ５６の動作は図１と同様であり、非ブースト側の
セクション（ブースト電圧伝達線）ＢＴＬ２はトランジ
スタＱ６１（又はＱ６２）がオン状態になり電源電圧Ｖ
ｃｃに保持される。なお、各セクションにつながるワー
ド線ＷＯＲＤ１，ＷＯＲＤ２の電圧はブースト電圧Ｖｃ
ｃ＋αと基準電位ＧＮＤの間で変化する信号となる。
【００５７】以上の動作の詳細は、図５（Ａ）の、セク
ション１側を選択した時のプリチャージ及びブースト時
の動作における回路各部の論理レベル及び主要なトラン
ジスタのＯＮ／ＯＦＦ状態の様子と、図５（Ｂ）のトラ
ンジスタＱ５１及びＱ５２のサブストレートの電圧波形
ＮＷ１，ＮＷ２を含む詳細な波形図から明らかである。
ション１側を選択した時のプリチャージ及びブースト時
の動作における回路各部の論理レベル及び主要なトラン
ジスタのＯＮ／ＯＦＦ状態の様子と、図５（Ｂ）のトラ
ンジスタＱ５１及びＱ５２のサブストレートの電圧波形
ＮＷ１，ＮＷ２を含む詳細な波形図から明らかである。
【００５８】上述の実施の形態では電圧伝達回路を選択
回路として２個用いた場合について説明したが、この選
択回路は３個以上で構成することもできる。このように
ブーストするセクションの分割数を増加させるほどセク
ション当たりの寄生容量は減少し電圧伝達時の充電を早
めることができるから、回路動作の高速化を図ることが
できるとともに必要以上の電力消費の抑制を図ることが
できる。
回路として２個用いた場合について説明したが、この選
択回路は３個以上で構成することもできる。このように
ブーストするセクションの分割数を増加させるほどセク
ション当たりの寄生容量は減少し電圧伝達時の充電を早
めることができるから、回路動作の高速化を図ることが
できるとともに必要以上の電力消費の抑制を図ることが
できる。
【００５９】図６は、電圧伝達回路を３個用いて選択回
路を構成した第３の実施の形態である。また、図７は、
前記第３の実施の形態における選択信号と電界効果トラ
ンジスタのサブストレート電位を切り替える選択切替信
号の各波形を示している。選択回路は選択信号ＴＳ
１- 、ＴＳ２- 、ＴＳ３- のローレベルで選択され対応
するセクションの電圧伝達線ＢＫ１，ＢＫ２，ＢＫ３が
ブーストされる。電圧伝達用電界効果トランジスタのサ
ブストレート電位の切り替え信号ＴＳ１，ＴＳ２，ＴＳ
３も前記選択信号に同期して各期間にハイレベルとなり
前述の電荷の抜けを防止する。
路を構成した第３の実施の形態である。また、図７は、
前記第３の実施の形態における選択信号と電界効果トラ
ンジスタのサブストレート電位を切り替える選択切替信
号の各波形を示している。選択回路は選択信号ＴＳ
１- 、ＴＳ２- 、ＴＳ３- のローレベルで選択され対応
するセクションの電圧伝達線ＢＫ１，ＢＫ２，ＢＫ３が
ブーストされる。電圧伝達用電界効果トランジスタのサ
ブストレート電位の切り替え信号ＴＳ１，ＴＳ２，ＴＳ
３も前記選択信号に同期して各期間にハイレベルとなり
前述の電荷の抜けを防止する。
【００６０】なお、以上の実施の形態においては、電圧
伝達側と複数の電圧の被伝達側との間に複数の電圧伝達
回路を用いて選択的に電圧の伝達を行う回路構成とした
例により本発明を説明したが、複数個の電圧伝達回路を
必須の要件とするものではない。また、前記電圧伝達用
の電界効果トランジスタのサブストレートの電位の切替
には必ずしも電界効果トランジスタを必要とするもので
なく他のスイッチ素子を使用できることは云うまでもな
い。
伝達側と複数の電圧の被伝達側との間に複数の電圧伝達
回路を用いて選択的に電圧の伝達を行う回路構成とした
例により本発明を説明したが、複数個の電圧伝達回路を
必須の要件とするものではない。また、前記電圧伝達用
の電界効果トランジスタのサブストレートの電位の切替
には必ずしも電界効果トランジスタを必要とするもので
なく他のスイッチ素子を使用できることは云うまでもな
い。
【００６１】以上説明したように本発明によれば、高電
圧の伝達と保持を行う期間である伝達制御期間におい
て、電圧の被伝達側の回路を高電圧の供給側の電圧まで
高速に引き上げることができ、また、電圧供給側の回路
の動作原理上、又は障害等の原因により供給電圧が低下
しても電荷の逆流を起こすようなことがなく、伝達電圧
を被供給側に確実に伝達、保持することを可能とする電
圧伝達回路が実現できる。
圧の伝達と保持を行う期間である伝達制御期間におい
て、電圧の被伝達側の回路を高電圧の供給側の電圧まで
高速に引き上げることができ、また、電圧供給側の回路
の動作原理上、又は障害等の原因により供給電圧が低下
しても電荷の逆流を起こすようなことがなく、伝達電圧
を被供給側に確実に伝達、保持することを可能とする電
圧伝達回路が実現できる。
【００６２】
【発明の効果】本発明によれば、電圧供給部から電圧被
供給部への電流路には基本的に１個の電界効果トランジ
スタを介在させるのみで構成でき、電流路の寄生抵抗を
低減できるから回路動作の高速化を図ることができる。
このことは、同一速度の回路であればマスク面積は約１
／２程度に削減できることになり回路の小型化を図れる
ので、高速化及び小型化が必要な集積回路装置に適用す
ると有効である。
供給部への電流路には基本的に１個の電界効果トランジ
スタを介在させるのみで構成でき、電流路の寄生抵抗を
低減できるから回路動作の高速化を図ることができる。
このことは、同一速度の回路であればマスク面積は約１
／２程度に削減できることになり回路の小型化を図れる
ので、高速化及び小型化が必要な集積回路装置に適用す
ると有効である。
【００６３】また、本発明では、電圧伝達用の電界効果
トランジスタのサブストレートの電位を切り替え可能に
構成している。従って、電圧の伝達、保持又は電圧の非
伝達動作に応じて前記電位を切り替えることにより、電
圧の伝達、保持を行う伝達制御期間においてのみ、電圧
供給部から所要回路ブロック等に高い電圧を一方向に伝
達できるとともに、伝達した回路ブロック側から逆方向
に電荷が抜けることを防止できるので、電圧を伝達した
回路ブロックの電圧の低下を防止でき、電圧の伝達毎の
電位の引き上げが容易となり回路動作の高速化が図れ
る。
トランジスタのサブストレートの電位を切り替え可能に
構成している。従って、電圧の伝達、保持又は電圧の非
伝達動作に応じて前記電位を切り替えることにより、電
圧の伝達、保持を行う伝達制御期間においてのみ、電圧
供給部から所要回路ブロック等に高い電圧を一方向に伝
達できるとともに、伝達した回路ブロック側から逆方向
に電荷が抜けることを防止できるので、電圧を伝達した
回路ブロックの電圧の低下を防止でき、電圧の伝達毎の
電位の引き上げが容易となり回路動作の高速化が図れ
る。
【００６４】更に、電圧の伝達時にサブストレートの電
位切替用の２つの電界効果トランジスタを共にオン状態
に制御することにより電流路の抵抗値を一層低下させる
ことができるから、この点でも回路動作の高速化及び回
路の小型化を図る上で有効である。
位切替用の２つの電界効果トランジスタを共にオン状態
に制御することにより電流路の抵抗値を一層低下させる
ことができるから、この点でも回路動作の高速化及び回
路の小型化を図る上で有効である。
【００６５】また、本発明によれば、非伝達制御期間に
おいて電圧伝達側から高い電圧が供給されても回路ブロ
ック側に電荷が抜けることが無いようにすることができ
るので、回路ブロック側に不要な電位の上昇をもたらす
ことがない。
おいて電圧伝達側から高い電圧が供給されても回路ブロ
ック側に電荷が抜けることが無いようにすることができ
るので、回路ブロック側に不要な電位の上昇をもたらす
ことがない。
【図１】本発明の第１の実施の形態を示す図である。
【図２】第１の実施の形態の動作波形を示す図である。
【図３】第１の実施の形態の電圧伝達及び保持の動作状
態を示す図である。
態を示す図である。
【図４】本発明の第２の実施の形態を示す図である。
【図５】第２の実施の形態の動作状態及び動作波形を示
す図である。
す図である。
【図６】本発明の第３の実施の形態を示す図である。
【図７】第３の実施の形態の動作波形を示す図である。
【図８】第１の従来例を示す図である。
【図９】第１の従来例の動作波形を示す図である。
【図１０】第２の従来例を示す図である。
【図１１】第２の従来例の動作波形を示す図である。
１，１２ ブースト回路 ２，３ セクション ４ 入力端子 ５，３２，４２，４３，６３，６４ インバータ ６ コンデンサ ８ 電源 ９，１０ 制御端子 １１ 発振回路 ３０ リング発振回路 ３１，３３，４１ ノアゲート回路 ４０ ブースト回路 ５０ 選択回路 ６０ 選択切替部
Claims (8)
- 【請求項１】 電圧供給部と電圧被供給部の間に電圧伝
達用電界効果トランジスタの電流通路を接続した電圧伝
達回路において、 前記電圧伝達用電界効果トランジスタのサブストレート
の電位を、電圧の伝達制御期間は前記電圧被供給部側の
電位とし、電圧の非伝達制御期間は前記電圧供給部側の
電位とすることを特徴とする電圧伝達回路。 - 【請求項２】 共通の電圧供給部と複数の電圧被供給部
の間にそれぞれの電流通路を接続した請求項１記載の複
数の電圧伝達用電界効果トランジスタを有し選択的に電
圧被供給部に電圧を伝達することを特徴とする電圧伝達
回路。 - 【請求項３】 電圧供給部と電圧被供給部の間に電圧伝
達用電界効果トランジスタの電流通路を接続した電圧伝
達回路において、 前記電圧供給部と前記電圧伝達用電界効果トランジスタ
のサブストレートとの間に第１の電界効果トランジスタ
の電流通路を接続し、かつ前記電圧被供給部と前記サブ
ストレートとの間に第２の電界効果トランジスタの電流
通路を接続したことを特徴とする電圧伝達回路。 - 【請求項４】 前記電圧伝達用電界効果トランジスタと
第１の電界効果トランジスタと第２の電界効果トランジ
スタとは半導体基板上の同一ウエルに形成したことを特
徴とする請求項３記載の電圧伝達回路。 - 【請求項５】 前記電圧の伝達制御期間は前記第２の電
界効果トランジスタをオン状態とし、電圧の非伝達制御
期間は第１のトランジスタをオン状態になるようにその
ゲートを制御することを特徴とする請求項３又は４記載
の電圧伝達回路。 - 【請求項６】 前記電圧の伝達制御期間のうち、電圧の
伝達期間は前記第１及び第２の電界効果トランジスタを
オン状態とし、電圧保持期間は前記第１のトランジスタ
をオフ状態とし前記第２のトランジスタをオン状態とす
るようにそれぞれのゲートを制御することを特徴とする
請求項３又は４記載の電圧伝達回路。 - 【請求項７】 昇圧電圧発生回路を有し前記電圧被供給
部に昇圧電圧を供給することを特徴とする請求項３乃至
請求項６のうちの１つの請求項に記載の電圧伝達回路。 - 【請求項８】 前記昇圧電圧発生回路は半導体集積回路
の供給電源により動作しその電源電圧以上の前記昇圧電
圧を発生し当該半導体集積回路装置の電圧被供給部に伝
達することを特徴とする半導体集積回路として構成され
た請求項７記載の電圧伝達回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8083425A JP2933002B2 (ja) | 1996-04-05 | 1996-04-05 | 電圧伝達回路 |
| TW086104405A TW325600B (en) | 1996-04-05 | 1997-04-03 | A voltage transmission device capable of maintaining an elevated high voltage and transmitting the elevated high voltage at a high speed |
| KR1019970013340A KR100285877B1 (ko) | 1996-04-05 | 1997-04-07 | 승압 전압 유지 및 고속 전달 가능 전압 전달 장치 |
| US08/834,941 US5874855A (en) | 1996-04-05 | 1997-04-07 | Voltage transferring device capable of holding boost voltage and transferring in high speed boost voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8083425A JP2933002B2 (ja) | 1996-04-05 | 1996-04-05 | 電圧伝達回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09282877A JPH09282877A (ja) | 1997-10-31 |
| JP2933002B2 true JP2933002B2 (ja) | 1999-08-09 |
Family
ID=13802092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8083425A Expired - Fee Related JP2933002B2 (ja) | 1996-04-05 | 1996-04-05 | 電圧伝達回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5874855A (ja) |
| JP (1) | JP2933002B2 (ja) |
| KR (1) | KR100285877B1 (ja) |
| TW (1) | TW325600B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW583080B (en) * | 2001-03-07 | 2004-04-11 | Protectronics Technology Corp | Composite material for thermistor having positive temperature coefficient and manufacturing method thereof |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH617298A5 (ja) * | 1976-05-07 | 1980-05-14 | Ebauches Sa | |
| JP2755047B2 (ja) * | 1992-06-24 | 1998-05-20 | 日本電気株式会社 | 昇圧電位発生回路 |
| KR100285974B1 (ko) * | 1992-11-18 | 2001-04-16 | 사와무라 시코 | 승압전원 발생회로 |
-
1996
- 1996-04-05 JP JP8083425A patent/JP2933002B2/ja not_active Expired - Fee Related
-
1997
- 1997-04-03 TW TW086104405A patent/TW325600B/zh not_active IP Right Cessation
- 1997-04-07 KR KR1019970013340A patent/KR100285877B1/ko not_active IP Right Cessation
- 1997-04-07 US US08/834,941 patent/US5874855A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09282877A (ja) | 1997-10-31 |
| KR970071786A (ko) | 1997-11-07 |
| US5874855A (en) | 1999-02-23 |
| TW325600B (en) | 1998-01-21 |
| KR100285877B1 (ko) | 2001-04-16 |
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