KR960032669A - 반도체 집적 회로 및 편차 보상 시스템 - Google Patents

반도체 집적 회로 및 편차 보상 시스템 Download PDF

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마사가쯔 야마시나
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가네꼬 히사시
닛폰 덴키 가부시키가이샤
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Abstract

기판 전위와 독립적인 전원 전위를 갖는 전원, MOS 트랜지스터 각각의 소스 전극에 접속된 전원선, MOS 트랜지스터 중 샘플링된 MOS 트랜지스터로 이루어진 샘플회로, 샘플 회로의 검출된 동작과 기준 동작 사이의 차이를 나타내는 검출 신호를 제공하기 위해 샘플 회로의 동작을 검출하는 검출 회로 및, 검출 신호에 따라 전압을 발생시키며 전원과 전원선 사이에 접속되어 있는 전압 발생기가 결합함으로써, 기판 전위를 갖도록 기판 전극이 상호 접속되어 있는 다수의 MOS 트랜지스터들은 편차가 보상된다.

Description

반도체 집적 회로 및 편차 보상 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 일실시예에 따른 반도체 집적 회로의 편차 보상 시스템의 블럭도

Claims (34)

  1. 반도체 집적 회로에 있어서, 기판 전위를 갖도록 기판 전극에 각각 연결되는 복수의 MOS 트랜지스터와; 상기 기판 전극과는 무관한 전원 전위를 갖는 전원과; 각각의 MOS 트랜지스터의 소스 전극에 연결되는 전원선과; 복수의 MOS 트랜지스터들중 샘플된 하나로 구성된 샘플회로와; 상기 샘플 회로의 검출 동작과 기준 동작간의 차이를 나타내는 검출 신호를 제공하도록 샘플 회로의 동작을 검출하는 검출 수단 및; 상기 전원과 상기 전원선간에 연결되어 검출 신호에 따라 전압을 발생하는 전압 발생기를 포함하는 것을 특징으로 하는 반도체 집적 회로
  2. 제1항에 있어서, 상기 샘플 회로는 샘플링된 MOS 트랜지스터가 외부적으로 공급된 클럭 신호를 지연시키도록 동작하는 지연 회로를 포함하며, 상기 검출 동작은 상기 지연 회로의 지연 동작을 포함하고, 상기 기준 동작으 클럭 신호의 클럭킹 동작을 포함하는 것을 특징으로 하는 반도체 집적 회로
  3. 제2항에 있어서, 상기 검출 수단은 입력단이 상기 지연 회로의 출력단과 클럭 신호의 공급선에 연결된 위상 비교기와; 상기 위상 비교기의 입력단이 출력단에 연결되어 있는 전하 펌프 회로 및; 상기 전하 펌프 회로의 입력단이 출력단에 연결되어 상기 전압 발생기의 출력단이 연결되어 있는 저역 필터를 포함하는 것을 특징으로 하는 반도체 집적 회로
  4. 제1항에 있어서, 상기 샘플 회로는 샘플링된 MOS트랜지스터가 서로 연결된 드레인 전극 및 게이트 전극을 갖는 다이오드 회로를 포함하며, 상기 검출된 동작은 상기 다이오드 회로의 전류 도전 동작을 포함하고, 상기 기준 동작은 소정의 전류치로 한정되는 것을 특징으로 하는 반도체 집적 회로.
  5. 반도체 집적 회로에 있어서, 제1기판 전위를 갖는 기판 전극에 서로 연결되는 복수의 pMOS 트랜지스터와; 제1기판 전위라는 무관한 제1전원 전위를 갖는 제1전원과; 각 pMOS 트랜지스터의 소스 전극에 연결되는 pMOS 트랜지스터와 nMOS 트랜지스터들중 제1의 샘플 nMOS 트랜지스터로 구성된 제1샘플 회로와; 상기 제1샘플 회로의 검출 동작과 제1기준 동작간의 제1차이를 나타내는 제1검출 신호를 제공하도록 상기 제1샘플 회로를 동작을 검출하는 제1검출 수단 및; 상기 제1전원과 상기 제1전원선 사이에 연결되어 제1검출 신호에 따라 제1전압을 발생하는 제1전압 발생기를 포함하는 것을 특징으로 하는 반도체 집적 회로
  6. 제5항에 있어서, 제2기판 전위의 기판 전극을 갖는 nMOS 트랜지스터와; 제2기판 전위와는 무관하게 제2전원 전위를 갖는 제2전원과; 각각의 nMOS 트랜지스터의 소스 전극에 연결되는 제2전원선과; pMOS 트랜지스터들중 제2샘플 pMOS 트랜지스터와 nMOS 트랜지스터들중 제2샘플 nMOS 트랜지스터로 구성된 제2샘플 회로아; 제2샘플 회로의 검출 동작과 제2기준 동작간의 제2차이를 나타내는 제2검출 신호를 제공하도록 제2샘플 회로의 동작을 검출하는 제2검출 수단 및; 상기 제2전원과 제2전원선 사이에 연결되어 제2검출 신호에 따라 제2전압을 발생하는 제2전압 발생기를 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
  7. 반도체 집적 회로에 있어서, 기판 전극에 서로 연결되는 복수의 pMOS 트랜지스터와; 기판 전위를 갖는 기판 전극에 서로 연결되는 복수의 nMOS 트랜지스터와; 기판 전위와는 무관한 전원 전위를 갖는 전원과; 각각의 nMOS 트랜지스터의 소스 전극에 연결되는 전원선과; nMOS 트랜지스터들중 샘플링된 nMOS 트랜지스터의 pMOS 트랜지스터들중 샘플링된 pMOS 트랜지스터로 구성된 샘플 회로와; 상기 샘플 회로의 검출 동작과 기준 동작간의 차이를 나타내는 검출 신호를 제공하도록 상기 샘플 회로의 동작을 검출하는 검출 수단 및; 상기 전원과 상기 전원선 사이에 연결되어 검출 신호에 따라 전압을 발생하는 전압 발생기를 포함하는 것을 특징으로 하는 반도체 집적 회로.
  8. 복수의 pMOS 트랜지스터의 복수의 nMOS 트랜지스터를 포함하는 반도체 집적 회로의 편차 보상 시스템에 있어서, 제1전원 전압을 갖는 제1전원과; 제2전원 전압을 갖는 제2전원과; 제3전원 전압을 갖는 제3전원과; 제4전원 전압을 갖는 제4전원과; 기판 전압으로서 제3전원을 갖는 pMOS 트랜지스터들중 하나와 기판 전압으로서 제4전원 전압을 갖는 nMOS 트랜지스터들중 하나로 이루어지는 복수의 기본 게이트로 구성되며, 클럭 신호선으로부터 얻어지는 신호를 입력 신호로서 수신하며, 그 입력 신호가 소정 시간만큼 지연되어 출력되도록 전압 변환기의 출력 전압과 제2전원 전압 사이의 전위차와 같은 전원 전압으로 동작되는 지연 회로와; 상기 클럭 신호선으로부터 얻어지는 신호의 위상과 상기 지연 회로로부터 출력된 신호의 위상간의 차이에 따라 신호를 출력하는 위상 비교기와; 상기 위상 비교기로부터 출력된 신호를 입력으로서 수신하는 전하 펌프 회로와; 상기 전하 펌프 회로로부터 출력된 신호를 입력으로서 수신하는 저역 필터와; 상기 저역 필터로부터 출력된 신호의 변화에 따라서 제1전원 전압에 비례하여 가변하는 전위차를 갖는 출력 전압을 발생하는 전압 변환기와; 다른 pMOS 트랜지스터의 소스 전극을 위한 전원선으로 상기 전압 변환기의 출력 전압이 공급되는 내부 신호선과; 상기 다른 pMOS 트랜지스터의 기판 전극을 위한 것으로 상기 제3전원에 연결된 제1보조 전원선과; 다른pMOS 트랜지스터의 기판 전극을 위한 것으로 상기 제4전원에 연결된 제2보조 전원선을 포함하는 것을 특징으로 하는 편차 보상 시스템
  9. 제8항에 있어서, 상기 제1전원이 상기 제3전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템
  10. 제8항에 있어서, 상기 제2전원이 상기 제4전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템
  11. 복수의 pMOS 트랜지스터와 복수의 nMOS 트랜지스터를 포함하는 반도체 집적 회로의 편차 보상 시스템에 있어서, 제1전원 전압을 갖는 제1전원과; 제2전원 전압을 갖는 제2전원과; 제3전원 전압을 갖는 제3전원과; 제4전원 전압을 갖는 제4전원과; 기판 전압으로서 제3전원을 갖는 pMOS 트랜지스터들중 하나와 기판 전압으로서 제4전원 전압을 갖는 nMOS 트랜지스터들중 하나로 이루어지는 복수의 기본 게이트로 구성되며, 클럭 신호선으로부터 얻어지는 신호를 입력 신호로서 수신하며, 그 입력 신호가 소정 시간만큼 지연되어 출력되도록 전압 변환기의 출력 전압과 제2전원 전압 사이의 전위차와 같은 전원 전압으로 동작되는 지연 회로와; 상기 클럭 신호선으로부터 얻어지는 신호의 위성과 상기 지연 회로로부터 출력된 신호의 위상간의 차이에 따라 신호를 출력하는 위한 비교기와; 상기 위상 비교기로부터 출력된 신호를 입력으로서 수신하는 전하 펌프 회로와; 상기 전하 펌프 회로로부터 출력된 신호를 입력으로서 수신하는 저역 필터와; 상기 저역 필터로부터 출력된 신호의 변화에 따라서 제2전원 전압에 비례하여 가변하는 전위차를 갖는 출력 전압을 발생하는 전압 변환기와; 다른 pMOS 트랜지스터의 소스 전극을 위한 전원선으로 상기 전압 변환기의 출력 전압이 공급되는 내부 신호선과; 상기 다른 pMOS 트랜지스터의 기판 전극을 위한 것으로 상기 제3전원에 연결된 제1보조 전원선과; 다른 nMOS 트랜지스터의 기판 전극을 위한 것으로 상기 제4전원에 연결된 제2보조 전원선을 포함하는 것을 특징으로 하는 편차 보상 시스템
  12. 제11항에 있어서, 상기 제1전원이 상기 제3전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템
  13. 제11항에 있어서, 상기 제2전원이 상기 제4전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템
  14. 복수의 pMOS 트랜지스터와 복수의 nMOS 트랜지스터를 포함하는 반도체 집적 회로의 편차 보상 시스템에 있어서, 제1전원 전압을 갖는 제1전원과; 제2전원 전압을 갖는 제2전원과; 제3전원 전압을 갖는 제3전원과; 제4전원 전압을 갖는 제4전원과; pMOS 트랜지스터들중 샘플링된 하나의 pMOS와; pMOS 트랜지스터중 샘플링된 다른 pMOS 트랜지스터의 소스 전극을 위한 제1내부 전원선과; nMOS 트랜지스터들중 샘플링된 하나의 nMOS 트랜지스터와; nMOS 트랜지스터들중 다른 nMOS 트랜지스터의 소스 전극을 위한 제2내부 전원선과; 상기 샘플링된 pMOS 트랜지스터의 소스 전극과 제1내부 전원선 사이에서 도통되는 전류에 따라 신호를 출력하는 제1전류 검출 회로와; 상기 제1전류 검출 회로로부터 출력된 신호의 변화에 따라서 제1전원 전압에 비례하여 가변하는 전위차를 갖는 전압을 출력하는 제1전압 변환기와; 상기 샘플링된 nMOS 트랜지스터의 소스 전극과 제2내부 전원선 사이에서 도통되는 전류에 따라 신호를 출력하는 제2전류 검출 회로와; 상기 제2전류 검출 회로로부터 출력된 신호의 변환에 따라서 제1전원 전압에 비례하여 가변하는 전위차를 갖는 전압을 출력하는 제2전압 변환기와; 상기 다른 pMOS 트랜지스터의 기판 전극을 위한 것으로 상기 제3전원에 연결된 제1보조 전원선 및; 다른 pMOS 트랜지스터의 기판 전극을 위한 것으로 상기 제4전원에 연결된 제2보조 전원선을 포함하며, 상기 샘플링된 pMOS 트랜지스터는 상기 제3전원에 연결된 기판 전극과, 드레인 전극과, 상기 제2 내부 전원선에 연결된 게이트 전극을 가지며, 상기 제1내부 전원선에는 상기 제1전압 변환기로부터 출력된 전압이 공급되며, 상기 샘플링된 nMOS 트랜지스터는 상기 제4전원에 연결된 기판 전극과, 드레인 전극과, 상기 제1내부 전원선에 연결된 게이트 전극을 가지며, 상기 제2내부 전원선에는 상기 제2전압 변환기로부터 출력된 전압이 공급되는 것을 특징으로 하는 편차 보상 시스템
  15. 제14항에 있어서, 상기 제1전원이 상기 제3전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템
  16. 제14항에 있어서, 상기 제2전원이 상기 제4전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템
  17. 복수의 pMOS 트랜지스터와 복수의 nMOS 트랜지스터를 포함하는 반도체 집적 회로의 편차 보상 시스템에 있어서, 제1전원 전압을 갖는 제1전원과; 제2전원 전압을 갖는 제2전원과; 제3전원 전압을 갖는 제3전원과; 제4전원 전압을 갖는 제4전원과; 기판 전압으로서 제3전원을 갖는 pMOS 트랜지스터들중 하나와 기판 전압으로서 제4전원 전압을 갖는 nMOS 트랜지스터들중 하나로 이루어지는 복수의 기본 게이트로 구성되며, 클럭 신호선으로부터 얻어지는 신호를 입력 신호로서 수신하며, 그 입력 신호가 소정 시간만큼 지연되어 출력되도록 제2전압 변환기의 출력 전압과 제1전원 변환기의 출력전압 사이의 전위차와 같은 전원 전압으로 동작되는 지연회로와; 상기 클럭 신호선으로부터 얻어지는 신호의 위상과 상기 지연 회로로부터 출력된 신호의 위상간의 차이에 따라 신호를 출력하는 위상 비교기와; 상기 위상비교기로부터 출력된 신호를 입력으로서 수신하는 전하 펌프 회로와; 상기 전하 펌프 회로로부터 출력된 신호를 입력으로서 수신하는 저역 필터와; pMOS 트랜지스터들중 샘플링된 하나의 pMOS와; pMOS 트랜지스터중 샘플링된 다른 pMOS 트랜지스터의 소스 전극을 위한 제1내부 전원선과; nMOS 트랜지스터들중 샘플링된 하나의 nMOS 트랜지스터와; nMOS 트랜지스터들중 다른 nMOS 트랜지스터의 소스 전극을 위한 제2내부 전원선과; 상기 샘플링된 pMOS 트랜지스터의 소스 전극과 제1내부 전원선 사이에서 도통되는 전류에 따라 신호를 출력하는 제1전류 검출 회로와; 다른 pMOS 트랜지스터의 기판 전극을 위한 것으로 상기 제4전원에 연결된 제2보조 전원선을 포함하며, 제2전압 변환기는 상기 저역 필터로부터 출력된 신호의 변화에 따라서 제2전원 전압에 비례하여 가변하는 전위차를 갖는 출력 전압을 발생하며, 제1전압 변환기는 상기 전류 검출 회로로부터 출력된 신호의 변화에 따라서 제1전원 전압에 비례하는 가변하는 전위차를 갖는 출력 전압을 발생하는 것을 특징으로 하는 편차 보상 시스템
  18. 제17항에 있어서, 상기 제1전원이 상기 제3전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템
  19. 제8항에 있어서, 상기 제2전원이 상기 제4전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템
  20. 복수의 pMOS 트랜지스터와 복수의 nMOS 트랜지스터를 포함하는 반도체 집적 회로의 편차 보상 시스템에 있어서, 제1전원 전압을 갖는 제1전원과; 제2전원 전압을 갖는 제2전원과; 제3전원 전압을 갖는 제3전원과; 제4전원 전압을 갖는 제4전원과; 기판 전압으로서 제3전원을 갖는 pMOS 트랜지스터들중 하나와 기판 전압으로서 제4전원 전압을 갖는 nMOS 트랜지스터들중 하나로 이루어지는 복수의 기본 게이트로 구성되며, 클럭 신호선으로부터 얻어지는 신호를 입력 신호로서 수신하며, 그 입력 신호가 소정 시간만큼 지연되어 출력되도록 제2전압 변환기의 출력 전압과 제1전원 변환기의 출력전압 사이의 전위차와 같은 전원 전압으로 동작되는 지연회로와; pMOS 트랜지스터들중 샘플링된 하나의 pMOS와; pMOS 트랜지스터중 다른 pMOS 트랜지스터의 소스 전극을 위한 제1내부 전원선과; nMOS 트랜지스터들중 샘플링된 하나의 nMOS 트랜지스터와; nMOS 트랜지스터들중 다른 nMOS 트랜지스터의 소스 전극을 위한 제2내부 전원선과; 상기 샘플된 pMOS 트랜지스터의 소스 전극과 제1내부 전원선 사이에서 도통되는 전류에 따라 신호를 출력하는 제1전류 검출 회로와; 상기 다른 pMOS 트랜지스터의 기판 전극을 위한 것으로 상기 제3전원에 연결된 제1보조 전원선 및; 다른 pMOS 트랜지스터의 기판 전극을 위한 것으로 상기 제4전원에 연결된 제2보조 전원선을 포함하며, 제1전압 변환기는 상기 전류 검출 회로로부터 출력된 신호의 변화에 따라서 제1전원 전압에 비례하여 가변하는 전위차를 갖는 출력 전압을 발생하며, 상기 제1내부 전원선에는 상기 제1전압 변환기의 출력 전압이 공급되며, 상기 샘플링된 nMOS 트랜지스터는 상기 제4전원에 연결된 기판 전극과, 드레인 전극과, 상기 제1내부 전원선에 연결된 게이트 전극을 가지며, 상기 제2내부 전원선에는 상기 제2전압 변환기로부터 출력된 전압이 공급되며, 상기 제2전압 변환기는 상기 전류 검출 회로로부터 출력된 신호의 변화에 따라서 상기 제2전원 전압에 비례하여 가변하는 전위차를 갖는 출력 전압을 발생하는 것을 특징으로 하는 편차 보상 시스텝
  21. 제20항에 있어서, 상기 제1전원이 상기 제3전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템
  22. 제20항에 있어서, 상기 제2전원이 상기 4전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템
  23. 다수의 pMOS 트랜지스터 및 다수의 nMOS 트랜지스터를 구비하는 반도체 집적 회로내의 편차 보상 시스템에 있어서, 제1전원 전압을 갖는 제1전원과; 제2전원 전압을 갖는 제2전원과; 제3전원 전압을 갖는 제3전원과; 제4전원 전압을 갖는 제4전원과; 제3전원 전압을 기판으로 갖는 pMOS 트랜지스터들중 첫 번째 pMOS 트랜지스터와, 제4전원 전압을 기판 전압으로 갖는 nMOS 트랜지스터들 중 첫 번째 nMOS 트랜지스터로 각기 구성된 다수의 제1기본 게이트로 이루어지고, 클럭 신호선으로부터 입수된 신호를 입력 신호로서 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상 같은 전원 전압으로 동작되어 그 입력 신호가 제1소정 시간만큼 지연되어 출력되는 제1지연 회로와; 클럭 신호선으로부터 얻어진 신호의 위상과 제1지연회로로부터 출력된 신호의 위상간의 차이에 따라 신호를 출력하는 제1위상 비교기와; 제1위상 비교기로부터 출력된 신호를 입력으로서 수신하는 제1전하 펌프 회로와; 제1전하 펌프 회로로부터 출력된 신호를 입력으로서 수신하는 제1저역 필터와; 제1저역 필터로부터 출력된 신호의 변화에 따라 제2전원 전압에 대해 가변하는 전위차를 갖는 출력 저압을 발생시키는 제2전압 변환기와; 제3전원 전압을 기판 전압으로 갖는 pMOS 트랜지스터들 중 두 번째 pMOS 트랜지스터와, 제4전원 전압을 기판 전압으로 갖는 nMOS 트랜지스터들중 두 번째 nMOS 트랜지스터로 각기 구성된 다수의 제2기본 게이트로 이루어지되 이때 상기 두 번째 pMOS 트랜지스터는 상기 nMOS 트랜지스터 보다 더 큰 게이트 폭을 가지며, 클럭 신호선으로부터 입수된 신호를 입력 신호로 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상같은 전원 전압으로 동작되어 그 입력 신호가 제2소정시간만큼 지연되어 출력되는 제2지연 회로와; 제3전원 전압을 기판 전압으로 갖는 pMOS 트랜지스터들 중 세 번째 pMOS 트랜지스터와, 제4전원 전압을 기판 전압으로 갖는 nMOS 트랜지스터들 중 세 번째 nMOS 트랜지스터로 각기 구성된 다수의 제3기본 게이트로 이루어지되 이때 상기 세 번째 nMOS 트랜지스터는 상기 pMOS 트랜지스터 보다 큰 게이트 폭을 가지며, 클럭 신호선으로부터 입수된 신호를 입력 신호로 수신하며, 제1전압 변환기의 출력 전압과 제2전원 변환기의 출력 전압사이의 전위차와 사실상 같은 전원 전압으로 동작되어 그 입력 신호가 제3소정 시간만큼 지연되어 출력되는 제3지연회로와; 제2지연 회로의 출력 신호의 위상과 제3지연 회로의 출력 신호의 위상간의 차이에 따라 신호를 출력하는 제2위상 비교기와; 제2위상 비교기의 출력 신호를 입력 신호로서 수신하는 제2전하 펌프 회로와; 제2전하 펌프 회로의 출력 신호를 입력 신호로서 수신하는 제2저역 필터와; 제2저역 필터의 출력 신호의 변화에 따라 제1전원 전압에 대해 가변하는 전위차를 갖는 출력 전압을 발생시키는 제1전압 변환기와; pMOS 트랜지스터들 중 나머지 pMOS 트랜지스터의 소스 전극을 위한 것으로 제1전압 변환기의 출력 전압이 공급되는 제1내부 전원선과; nMOS 트랜지스터들 중 나머지 nMOS 트랜지스터의 소스 전극을 위한 것으로서 제2전압 변환기의 출력전압이 공급되는 제2내부 전원선과; 상기 나머지 pMOS 트랜지스터의 기판 전극을 위한 것으로 제3전원에 접속된 제1보조 전원선 및; 상기 나머지 nMOS 트랜지스터의 기판 전극을 위한 것으로 제4전원이 접속된 제2보조 전원선을 포함하는 것을 특징으로 하는 편차 보상 시스템
  24. 제23항에 있어서, 상기 제1전원이 상기 제3전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템
  25. 제23항에 있어서, 상기 제2전원이 상기 제4전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템
  26. 다수의 pMOS 트랜지스터 및 다수의 nMOS 트랜지스터를 구비하는 반도체 집적 회로내의 편차 보상 시스템에 있어서, 제1전원 전압을 갖는 제1전원과; 제2전원 전압을 갖는 제2전원과; 제3전원 전압을 갖는 제3전원과; 제4전원 전압을 갖는 제4전원과; 제3전원 전압을 기판 전압으로 갖는 pMOS 트랜지스터들중 첫 번째 pMOS 트랜지스터와, 제4전원 전압을 기판 전압으로 갖는 nMOS 트랜지스터들 중 첫 번째 nMOS 트랜지스터로 각기 구성된 다수의 제1기본 게이트로 이루어지고, 클럭 신호선으로부터 입수된 신호를 입력 신호로서 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상 같은 전원 전압으로 동작되어 그 입력 신호가 제1소정 시간만큼 지연되어 출력되는 제1지연 회로와; 클럭 신호선으로부터 입수된 신호의 위상과 제1지연 회로로부터 출력된 신호의 위상간의 차이에 따라 신호를 출력하는 제1위상 비교기와; 제1위상 비교기의 출력 신호를 입력 신호로서 수신하는 제1전하 펌프 회로와; 제1전하 펌프 회로의 출력 신호를 입력 신호로서 수신하는 제1저역 필터와; 제1저역 필터의 출력 신호의 변화에 따라 제1전원 전압에 대해 가변하는 전위차를 갖는 출력 전압을 발생시키는 제1전압 변환기와; 제3전원 전압을 기판 전압으로 갖는 pMOS 트랜지스터들 중 두 번째 pMOS 트랜지스터와, 제4전원 전압을 기판 전압으로 갖는 nMOS 트랜지스터들 중 두 번째 nMOS 트랜지스터로 각기 구성된 다수의 제2기본 게이트로 이루어지되 이때 상기 두 번째 pMOS 트랜지스터는 상기 nMOS 트랜지스터 보다 더 큰 게이트 폭을 가지며, 클럭 신호선으로부터 입수된 신호를 입력 신호로 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상 같은 전원 전압으로 동작되어 그 입력 신호가 제2소정시간만큼 지연되어 출력되는 제2지연 회로와; 제3전원 전압을 기판 전압으로 갖는 pMOS 트랜지스터들 중 세 번째 pMOS 트랜지스터와, 제4전원 전압을 기판 전압으로 갖는 nMOS 트랜지스터들 중 세 번째 nMOS 트랜지스터로 각기 구성된 다수의 제3기본 게이트로 이루어지되 이때 상기 세 번째 nMOS 트랜지스터는 상기 pMOS 트랜지스터 보다 더 큰 게이트 폭을 가지며, 클럭 신호선으로부터 입수된 신호를 입력 신호로 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상 같은 전원 전압으로 동작되어 그 입력 신호가 제3소정 시간만큼 지연되어 출력되는 제3지연 회로와; 제2지연 회로의 출력 신호의 위상과 제3지연 회로의 출력 신호의 위상간의 차이에 따라 신호를 출력하는 제2위상 비교기와; 제2위상 비교기의 출력 신호를 입력 신호로서 수신하는 제2전하 펌프 회로와; 제2전하 펌프 회로의 출력 신호를 입력 신호로서 수신하는 제2저역 필터와; 제2저역 통과 필터의 출력 신호의 변화에 따라 제2전원 전압에 대해 가변하는 전위차를 갖는 출력 신호를 발생시키는 제2전압 변환기와; pMOS 트랜지스터들중 나머지 pMOS 트랜지스터의 소스 전극을 위한 것으로 제1전압 변환기의 출력 전압이 공급되는 제1내부 전원선과; nMOS 트랜지스터들 중 나머지 nMOS 트랜지스터의 소스 전극을 위한 것으로 제2전압 변환기의 출력 전압이 공급되는 제2내부 전원선과; 상기 나머지 pMOS 트랜지스터의 기판 전극을 위한 것으로 제3전원에 접속된 제1보조 전원선 및 ; 상기 나머지 nMOS 트랜지스터의 기판 전극을 위한 것으로 제4전원이 접속된 제2보조 전원선을 포함하는 것을 특징으로 하는 편차 보상 시스템
  27. 제26항에 있어서, 상기 제1전원이 상기 제3전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템
  28. 제26항에 있어서, 상기 제2전원이 상기 제4전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템
  29. 다수의 pMOS 트랜지스터 및 다수의 nMOS 트랜지스터를 구비하는 반도체 집적 회로내의 편차 보상 시스템에 있어서, 제1전원 전압을 갖는 제1전원과; 제2전원 전압을 갖는 제2전원과; 제3전원 전압을 갖는 제3전원과; 제4전원 전압을 갖는 제4전원과; 제1전압 변환기의 출력 전압이 제공되는 제1내부 전원선과; 제2전압 변환기의 출력 전압이 제공되는 제2내부 전원선과; 기판 전극이 제3전원에 접속되고 드레인 전극 및 게이트 트랜지스터의 소스 전극과 제1내부 전원선 사이에 유도된 전류에 따라 신호를 출력하는 전류 검출 회로와; 전류 검출 회로의 출력 신호의 변화에 따라 제1전원 전압에 대해 가변하는 전위차를 갖는 출력 전압을 발생기키는 제1전압 변환기와; 제3전원 전압을 기판 전압으로 갖는 pMOS 트랜지스터들 중 첫 번째 pMOS 트랜지스터와, 제4전원 전압을 가진 전압으로 갖는 nMOS 트랜지스터들중 첫 번째 nMOS 트랜지스터로 각기 구성된 다수의 제1기본 게이트로 이루어지되, 이때 상기 첫 번째 pMOS 트랜지스터는 상기 첫 번째 nMOS 트랜지스터보다 더 큰 게이트폭을 가지며, 클럭 신호선으로부터 입수된 신호를 입력신호로서 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상 같은 전원 전압으로 동작되어 그 입력 신호가 제1소정 시간만큼 지연되어 출력되는 제1지연 회로와; 제3전원 전압을 기판 전압으로 갖는 pMOS 트랜지스터들 두 번째 pMOS 트랜지스터와, 제4전원 전압을 기판 전압으로 갖는 nMOS 트랜지스터들 중 두번째 nMOS 트랜지스터로 각기 구성된 다수의 제2기본 게이트로 이루어지되 이때 상기 두 번째 nMOS 트랜지스터는 상기 두 번째 pMOS 트랜지스터보다 더 큰 게이트 폭을 가지며, 클럭 신호선으로부터 입수된 신호를 입력신호로 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상 같은 전원 전압으로 동작되어 그 입력 신호가 제2소정시간만큼 지연되어 출력되는 제2지연 회로와; 제1지연 회로의 출력 신호의 위상과 제2지연 회로의 출력 신호의 위상과 제2지연 회로의 출력 신호의 위상간의 차이에 따라 신호를 출력하는 위상 비교기와; 위상 비교기의 출력 신호를 입력으로서 수신하는 전하 펌프 회로와; 전하 펌프 회로의 출력 신호를 입력으로서 수신하는 저역 필터와; 저역필터의 출력 신호의 변화에 따라 제2전원 전압에 대해 가변하는 전위차를 갖는 출력 전압을 발생시키는 제2전압 변환기와; 상기 나머지 pMOS 트랜지스터의 소스 전극을 위한 전원선으로 제공되는 제1내부 전원선과; 상기 나머지 nMOS 트랜지스터의 소스 전극을 위한 전원선으로 제공되는 제2내부 전원선과; 상기 나머지 pMOS 트랜지스터의 기판 전극을 위한 것으로 제3전원에 접속된 제1보조 전극선 및; 상기 나머지 nMOS 트랜지스터의 기판 전극을 위한 것으로 제4전원에 접속된 것으로 제2보조 전원선을 포함하는 것을 특징으로 하는 편차 보상 시스템
  30. 제29항에 있어서, 상기 제1전원이 상기 제3전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템
  31. 제29항에 있어서, 상기 제2전원이 상기 제4전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템
  32. 다수의 pMOS 트랜지스터 및 다수의 nMOS 트랜지스터를 구비하는 반도체 집적 회로내의 편차 보상 시스템에 있어서, 제1전원 전압을 갖는 제1전원과; 제2전원 전압을 갖는 제2전원과; 제3전원 전압을 갖는 제3전원과; 제4전원 전압을 갖는 제4전원과; 제1전압 변환기의 출력 전압이 인가되는 제1내부 전원선과; 제2전압 변환기의 출력 전압이 인가되는 제2내부 전원선과; 기판 전극이 제4전원에 접속되고 드레인 전극 및 게이트 전극은 제1내부 전원선에 접속되는, nMOS 트랜지스터 중 샘플링된 nMOS 트랜지스터와; 상기 샘플링된 nMOS 트랜지스터의 소스 전극과 제2내부 전원선 간에 유도된 전류에 따라 신호를 출력하는 전류 검출 회로와; 전류 검출 회로의 출력 신호의 변화에 따라 제2전원 전압에 대해 가변하는 전위차를 갖는 출력 전압을 발생시키는 제2전압 변환기와; 제3전원 전압을 기판 전압으로 갖는 pMOS 트랜지스터들 중 첫 번째 pMOS 트랜지스터와, 제4전원 전압을 기판 전압으로 갖는 NMOS 트랜지스터들 중 첫 번째 nMOS 트랜지스터로 각기 구성된 다수의 제1기본 게이트로 이루어지되, 이때 상기 첫 번째 pMOS 트랜지스터는 상기 첫 번째 nMOS 트랜지스터보다 더 큰 게이트폭을 가지며, 클럭 신호선으로부터 입수된 신호를 입력 신호로서 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상 같은 전원 전압으로 동작되어 그 입력 신호가 제1소정 시간만큼 지연되어 출력 되는 제1지연 회로와; 제3전원 전압을 기판 전압으로 갖는 pMOS 트랜지스터들 중 세 번째 pMOS 트랜지스터와, 제4전원 전압을 기판 전압으로 갖는 nMOS 트랜지스터들 중 세 번째 nMOS 트랜지스터로 각기 구성된 다수의 제3기본 게이트로 이루어지되 이때 상기 세 번째 nMOS 트랜지스터는 상기 pMOS 트랜지스터보다 더 큰 게이트 폭을 가지며, 클럭 신호선으로부터 입수된 신호를 입력 신호로 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상 같은 전원 전압으로 동작되어 그 입력 신호가 제2소정 시간만큼 지연되어 출력되는 제2지연 회로와; 제1지연 회로의 출력 신호의 위상과 제2지연 회로의 출력 신호의 위상간의 차이에 따라 신호를 출력하는 제2위상 비교기와; 위상 비교기의 출력 신호를 입력으로서 수신하는 전하 펌프 회로와; 전하 펌프 회로의 출력 신호를 입력으로서 수신하는 저역 필터와; 저역 필터의 출력 신호의 변화에 따라 제1전원 전압에 대해 가변하는 전위차를 갖는 출력 전압을 발생시키는 제1전압 변환기와; 상기 나머지 pMOS 트랜지스터의 소스 전극을 위한 전원선으로 제공되는 제1내부 전원선과; 상기 나머지 nMOS 트랜지스터의 소스 전극을 위한 전원선으로서 제공되는 제2내부 전원선과; 상기 나머지 pMOS 트랜지스터의 기판 전극을 위한 것으로 제3전원에 접속된 것으로 제1보조 전원선 및; 상기 나머지 nMOS 트랜지스터의 기판 전극을 위한 것으로 제4전원에 접속된 것으로 제2보조 전원선을 포함하는 것을 특징으로 하는 편차 보상 시스템
  33. 제32항에 있어서, 상기 제1전원이 상기 제3전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템
  34. 제32항에 있어서, 상기 제2전원이 상기 제4전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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