JPH08223018A - ばらつき補償技術による半導体集積回路 - Google Patents

ばらつき補償技術による半導体集積回路

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JPH08223018A
JPH08223018A JP7046484A JP4648495A JPH08223018A JP H08223018 A JPH08223018 A JP H08223018A JP 7046484 A JP7046484 A JP 7046484A JP 4648495 A JP4648495 A JP 4648495A JP H08223018 A JPH08223018 A JP H08223018A
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Abstract

(57)【要約】 【目的】デバイスばらつき、動作環境変化によらず所望
の動作速度を得ると共にプロセスの複雑化を回避し複数
のしきい値電圧を持つトランジスタを利用可能とし、低
消費電力の半導体集積回路の提供。 【構成】位相比較回路101、チャージポンプ回路102、ロ
ーパスフィルタ103、電圧変換回路106、遅延回路104か
らなる位相同期ループにより遅延回路104の入出力間遅
延時間がクロック信号線201の入力信号周期と同一と
し、デバイスばらつき、動作環境変化の変動に対してシ
ステムは常に正常動作し、また位相比較回路111、チャ
ージポンプ回路112、ローパスフィルタ113、電圧変換回
路105、遅延回路114,115からなる位相同期ループにより
２つの遅延回路114,115の入出力間の遅延時間を一致さ
せ、MOSトランジスタのチャネル幅によらずnMOSとpMOS
トランジスタの駆動電流を同一にできる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にデバイスばらつき及び動作環境変化によらずに所望
の動作速度を得るための半導体集積回路に関する。ま
た、本発明は半導体製造プロセスを複雑にすることな
く、複数のしきい値電圧を持つトランジスタを利用する
半導体集積回路に関する。
【０００２】後の説明で明らかとなるように、本発明の
半導体集積回路は、トランジスタのチャネル幅によらず
nMOSトランジスタとpMOSトランジスタの駆動電流を同一
にすることを可能とし、nMOSトランジスタとpMOSトラン
ジスタのチャネル幅を、そのプロセス技術で実現できる
最小サイズにて設計し消費電力を削減する。
【０００３】
【従来の技術】デバイスばらつき、特にトランジスタの
しきい値電圧を補償する従来技術として、「Proceeding
s of the IEEE 1994 CUSTOM INTEGRATED CIRCUITS CONF
ERENCE」、pp. 12.3.1 〜12.3.4 に記載された文献「SE
LF-ADJUSTING THRESHOLD-VOLTAGE SCHEME(SATS) FOR LO
W-VOLTAGE HIGH-SPEED OPERATION」がある。
【０００４】図１７を参照して、従来のしきい値電圧補
償回路は、サンプルnMOSトランジスタのリーク電流が所
望の値となるようにフィードバック系を構成し、トラン
ジスタの基板端子を制御している。すなわち、図１７を
参照して、サンプルnMOSトランジスタのゲートには電源
電圧を分圧抵抗RA、RBで分圧した電位が供給され、ソー
スは接地され、ドレインには負荷が接続されると共にpM
OS1及びnMOS2のゲートに接続され、pMOS1とnMOS1の接続
点は基板バイアス発生回路に接続され、基板バイアス発
生回路の出力はnMOSの基板端子へ接続されると共にサン
プルnMOSの基板電位として帰還されている。なお、電源
と接地間に直列形態に接続されたpMOS1、nMOS1、nMOS2
は基板バイアス発生回路のリミッタ回路あるいは初期値
設定用の回路として機能する。なお、この従来のしきい
値電圧補償回路はnMOSトランジスタの基板電圧制御用の
ものであり、通常のpMOSトランジスタとnMOSトランジス
タを使用する半導体集積回路では、pMOSトランジスタの
基板電圧制御用のものが別途必要とされる。
【０００５】
【発明が解決しようとする課題】従来のしきい値電圧補
償回路の場合、pMOSトランジスタとnMOSトランジスタの
両方の基板端子を前記のしきい値電圧補償回路により制
御しなければならないため、製造プロセスに３重ウェル
構造を必要とした。そのため、半導体製造プロセスが複
雑となりコストの増大を招いていた。
【０００６】また、リーク電流によりトランジスタのし
きい値を制御するため、温度の変化によるリーク電流の
変動の影響を受け、この基板電圧で動作するトランジス
タに所望の遅延特性が必ずしも得られなかった。
【０００７】本発明の目的は、このような従来の欠点を
除去し、半導体製造プロセスを複雑にすることなく、複
数のしきい値電圧を持つトランジスタを利用することを
可能とする半導体集積回路を提供することにある。
【０００８】さらに、本発明は、特にデバイスばらつき
や、動作環境変化によらず所望の動作速度を得るための
半導体集積回路を提供することを目的とする。
【０００９】さらに、本発明はチップサイズを縮小し且
つ消費電力を低減する半導体集積回路を提供することを
目的とする。
【００１０】
【課題を解決するための手段】前記目的を達成するため
本発明は、クロック信号線から得られる信号を入力信号
とし、第１の電圧変換回路の出力電圧と第２の電源との
電位差に相当する電源電圧で動作し、第３の電源をpMOS
トランジスタの基板電圧とし、第４の電源をnMOSトラン
ジスタの基板電圧としたpMOSトランジスタとnMOSトラン
ジスタによりなる複数の基本ゲート回路により構成さ
れ、前記入力信号を所定時間を遅延させて出力する遅延
回路と、前記クロック信号線から得られる信号の位相と
前記遅延回路の出力信号の位相差に対応する信号を出力
する位相比較回路と、前記位相比較回路の出力信号を入
力とするチャージポンプ回路と、前記チャージポンプ回
路の出力信号を入力とするローパスフィルタ回路と、前
記ローパスフィルタ回路の出力信号の増減に対応して第
１の電源からの電位差が変化する出力電圧を生成し、第
１の内部信号線に供給する第１の電圧変換回路と、前記
第３の電源に接続された第１のサブ電源線と、前記第４
の電源に接続された第２のサブ電源線と、を備えたこと
を特徴とするの半導体集積回路を提供する。
【００１１】そして、本発明は、クロック信号線から得
られる信号を入力信号とし、第１の電源と第２の電圧変
換回路の出力電圧との電位差に相当する電源電圧で動作
し、第３の電源をpMOSトランジスタの基板電圧とし、第
４の電源をnMOSトランジスタの基板電圧としたpMOSトラ
ンジスタとnMOSトランジスタによりなる複数の基本ゲー
ト回路により構成され、前記入力信号を所定時間を遅延
させて出力する遅延回路と、前記クロック信号線から得
られる信号の位相と前記遅延回路の出力信号の位相差に
対応する信号を出力する位相比較回路と、前記位相比較
回路の出力信号を入力とするチャージポンプ回路と、前
記チャージポンプ回路の出力信号を入力とするローパス
フィルタ回路と、前記ローパスフィルタ回路の出力信号
の増減に対応して第２の電源からの電位差が変化する出
力電圧を生成し、第２の内部信号線に供給する第２の電
圧変換回路と、前記第３の電源に接続された第１のサブ
電源線と、前記第４の電源に接続された第２のサブ電源
線と、を備えたことを特徴とする半導体集積回路を提供
する。
【００１２】また、本発明は、基板端子を第３の電源に
接続し、ドレイン端子とゲート端子を第２の内部電源線
に接続したサンプルpMOSトランジスタと、前記のサンプ
ルpMOSトランジスタのソース端子と第１の内部電源線と
の間に流れる電流に対応する信号を出力する第１の電流
検出回路と、前記の第１の電流検出回路の出力信号の増
減に対応して第１の電源からの電位差が変化する出力電
圧を生成し、第１の内部電源線に供給する第１の電圧変
換回路と、基板端子を第４の電源に接続し、ドレイン端
子とゲート端子を第１の内部電源線に接続したサンプル
nMOSトランジスタと、前記のサンプルnMOSトランジスタ
のソース端子と第２の内部電源線との間に流れる電流に
対応する信号を出力する第２の電流検出回路と、前記の
第２の電流検出回路の出力信号の増減に対応して第２の
電源からの電位差が変化する出力電圧を生成し、第２の
内部電源線に供給する第２の電圧変換回路と、第３の電
源に接続された第１のサブ電源線と、第４の電源に接続
された第２のサブ電源線とから構成されることを特徴と
する。
【００１３】さらに、本発明は、クロック信号線から得
られる信号を入力信号とし、第１の電圧変換回路の出力
電圧と第２の電圧変換回路の出力電圧との電位差に相当
する電源電圧で動作し、第３の電源をpMOSトランジスタ
の基板電圧とし、第４の電源をnMOSトランジスタの基板
電圧としたpMOSトランジスタとnMOSトランジスタにより
構成される複数の基本ゲート回路により構成され、前記
の入力信号がある遅延時間を経て出力される遅延回路
と、クロック信号線から得られる信号の位相と前記の遅
延回路の出力信号の位相差に対応する信号を出力する位
相比較回路と、前記の位相比較回路の出力信号を入力信
号とするチャージポンプ回路と、前記のチャージポンプ
回路の出力信号を入力信号とするローパスフィルタ回路
と、前記のローパスフィルタ回路の出力信号の増減に対
応して第２の電源からの電位差が変化する出力電圧を生
成し、第２の内部電源線に供給する第２の電圧変換回路
と、基板端子を第３の電源に接続し、ドレイン端子とゲ
ート端子を第２の内部電源線に接続したサンプルpMOSト
ランジスタと、前記のサンプルpMOSトランジスタのソー
ス端子と第１の内部電源線との間に流れる電流に対応す
る信号を出力する第１の電流検出回路と、前記の第１の
電流検出回路の出力信号の増減に対応して第１の電源か
らの電位差が変化する出力電圧を生成し、第１の内部電
源線に供給する第１の電圧変換回路と、第３の電源に接
続された第１のサブ電源線と、第４の電源に接続された
第２のサブ電源線とから構成してもよい。
【００１４】また、本発明は、クロック信号線から得ら
れる信号を入力信号とし、第１の電圧変換回路の出力電
圧と第２の電圧変換回路の出力電圧との電位差に相当す
る電源電圧で動作し、第３の電源をpMOSトランジスタの
基板電圧とし、第４の電源をnMOSトランジスタの基板電
圧としたpMOSトランジスタとnMOSトランジスタにより構
成される複数の基本ゲート回路により構成され、前記の
入力信号がある遅延時間を経て出力される遅延回路と、
クロック信号線から得られる信号の位相と前記の遅延回
路の出力信号の位相差に対応する信号を出力する位相比
較回路と、前記の位相比較回路の出力信号を入力信号と
するチャージポンプ回路と、前記のチャージポンプ回路
の出力信号を入力信号とするローパスフィルタ回路と、
前記のローパスフィルタ回路の出力信号の増減に対応し
て第１の電源からの電位差が変化する出力電圧を生成
し、第１の内部電源線に供給する第１の電圧変換回路
と、基板端子を第４の電源に接続し、ドレイン端子とゲ
ート端子を第１の内部電源線に接続したサンプルnMOSト
ランジスタと、前記のサンプルnMOSトランジスタのソー
ス端子と第２の内部電源線との間に流れる電流に対応す
る信号を出力する第２の電流検出回路と、前記の第２の
電流検出回路の出力信号の増減に対応して第２の電源か
らの電位差が変化する出力電圧を生成し、第２の内部電
源線に供給する第２の電圧変換回路と、第３の電源に接
続された第１のサブ電源線と、第４の電源に接続された
第２のサブ電源線と、を備えた構成としてもよい。
【００１５】そして、本発明は、クロック信号線から得
られる信号を入力信号とし、第１の電圧変換回路の出力
電圧と第２の電圧変換回路の出力電圧との電位差に相当
する電源電圧で動作し、第３の電源をpMOSトランジスタ
の基板電圧とし、第４の電源をnMOSトランジスタの基板
電圧としたpMOSトランジスタとnMOSトランジスタにより
構成される複数の基本ゲート回路により構成され、前記
の入力信号がある遅延時間を経て出力される第１の遅延
回路と、クロック信号線から得られる信号の位相と前記
の第１の遅延回路の出力信号の位相差に対応する信号を
出力する第１の位相比較回路と、前記の第１の位相比較
回路の出力信号を入力信号とする第１のチャージポンプ
回路と、前記の第１のチャージポンプ回路の出力信号を
入力信号とする第１のローパスフィルタ回路と、前記の
第１のローパスフィルタ回路の出力信号の増減に対応し
て第２の電源からの電位差が変化する出力電圧を生成
し、第２の内部電源線に供給する第２の電圧変換回路
と、クロック信号線から得られる信号を入力信号とし、
第１の電圧変換回路の出力電圧と第２の電圧変換回路の
出力電圧との電位差に相当する電源電圧で動作し、第３
の電源をpMOSトランジスタの基板電圧とし、第４の電源
をnMOSトランジスタの基板電圧としたpMOSトランジスタ
とnMOSトランジスタにより構成される複数の基本ゲート
回路により構成され、pMOSトランジスタのゲート幅がnM
OSトランジスタのゲート幅に対して十分大きく、前記の
入力信号がある遅延時間を経て出力される第２の遅延回
路と、クロック信号線から得られる信号を入力信号と
し、第１の電圧変換回路の出力電圧と第２の電圧変換回
路の出力電圧との電位差に相当する電源電圧で動作し、
第３の電源をpMOSトランジスタの基板電圧とし、第４の
電源をnMOSトランジスタの基板電圧としたpMOSトランジ
スタとnMOSトランジスタにより構成される複数の基本ゲ
ート回路により構成され、nMOSトランジスタのゲート幅
がpMOSトランジスタのゲート幅に対して十分大きく、前
記の入力信号がある遅延時間を経て出力される第３の遅
延回路と、前記の第２の遅延回路の出力信号と前記の第
３の遅延回路の出力信号との位相差に対応する信号を出
力する第２の位相比較回路と、前記の第２の位相比較回
路の出力信号を入力信号とする第２のチャージポンプ回
路と、前記の第２のチャージポンプ回路の出力信号を入
力信号とする第２のローパスフィルタ回路と、前記の第
２のローパスフィルタ回路の出力信号の増減に対応して
第１の電源からの電位差が変化する出力電圧を生成し、
第１の内部電源線に供給する第１の電圧変換回路と、第
３の電源に接続された第１のサブ電源線と、第４の電源
に接続された第２のサブ電源線と、を備えた構成として
もよい。
【００１６】また、本発明は、クロック信号線から得ら
れる信号を入力信号とし、第１の電圧変換回路の出力電
圧と第２の電圧変換回路の出力電圧との電位差に相当す
る電源電圧で動作し、第３の電源をpMOSトランジスタの
基板電圧とし、第４の電源をnMOSトランジスタの基板電
圧としたpMOSトランジスタとnMOSトランジスタにより構
成される複数の基本ゲート回路により構成され、前記の
入力信号がある遅延時間を経て出力される第１の遅延回
路と、クロック信号線から得られる信号の位相と前記の
第１の遅延回路の出力信号の位相差に対応する信号を出
力する第１の位相比較回路と、前記の第１の位相比較回
路の出力信号を入力信号とする第１のチャージポンプ回
路と、前記の第１のチャージポンプ回路の出力信号を入
力信号とする第１のローパスフィルタ回路と、前記の第
１のローパスフィルタ回路の出力信号の増減に対応して
第１の電源からの電位差が変化する出力電圧を生成し、
第１の内部電源線に供給する第１の電圧変換回路と、ク
ロック信号線から得られる信号を入力信号とし、第１の
電圧変換回路の出力電圧と第２の電圧変換回路の出力電
圧との電位差に相当する電源電圧で動作し、第３の電源
をpMOSトランジスタの基板電圧とし、第４の電源をnMOS
トランジスタの基板電圧としたpMOSトランジスタとnMOS
トランジスタにより構成される複数の基本ゲート回路に
より構成され、pMOSトランジスタのゲート幅がnMOSトラ
ンジスタのゲート幅に対して十分大きく、前記の入力信
号がある遅延時間を経て出力される第２の遅延回路と、
クロック信号線から得られる信号を入力信号とし、第１
の電圧変換回路の出力電圧と第２の電圧変換回路の出力
電圧との電位差に相当する電源電圧で動作し、第３の電
源をpMOSトランジスタの基板電圧とし、第４の電源をnM
OSトランジスタの基板電圧としたpMOSトランジスタとnM
OSトランジスタにより構成される複数の基本ゲート回路
により構成され、nMOSトランジスタのゲート幅がpMOSト
ランジスタのゲート幅に対して十分大きく、前記の入力
信号がある遅延時間を経て出力される第３の遅延回路
と、前記の第２の遅延回路の出力信号と前記の第３の遅
延回路の出力信号との位相差に対応する信号を出力する
第２の位相比較回路と、前記の第２の位相比較回路の出
力信号を入力信号とする第２のチャージポンプ回路と、
前記の第２のチャージポンプ回路の出力信号を入力信号
とする第２のローパスフィルタ回路と、前記の第２のロ
ーパスフィルタ回路の出力信号の増減に対応して第２の
電源からの電位差が変化する出力電圧を生成し、第２の
内部電源線に供給する第２の電圧変換回路と、第３の電
源に接続された第１のサブ電源線と、第４の電源に接続
された第２のサブ電源線と、を備えた構成としてもよ
い。
【００１７】そして、本発明は、基板端子を第３の電源
に接続し、ドレイン端子とゲート端子を第２の内部電源
線に接続したサンプルpMOSトランジスタと、前記のサン
プルpMOSトランジスタのソース端子と第１の内部電源線
との間に流れる電流に対応する信号を出力する第１の電
流検出回路と、前記の第１の電流検出回路の出力信号の
増減に対応して第１の電源からの電位差が変化する出力
電圧を生成し、第１の内部電源線に供給する第１の電圧
変換回路と、クロック信号線から得られる信号を入力信
号とし、第１の電圧変換回路の出力電圧と第２の電圧変
換回路の出力電圧との電位差に相当する電源電圧で動作
し、第３の電源をpMOSトランジスタの基板電圧とし、第
４の電源をnMOSトランジスタの基板電圧としたpMOSトラ
ンジスタとnMOSトランジスタにより構成される複数の基
本ゲート回路により構成され、pMOSトランジスタのゲー
ト幅がnMOSトランジスタのゲート幅に対して十分大き
く、前記の入力信号がある遅延時間を経て出力される第
１の遅延回路と、クロック信号線から得られる信号を入
力信号とし、第１の電圧変換回路の出力電圧と第２の電
圧変換回路の出力電圧との電位差に相当する電源電圧で
動作し、第３の電源をpMOSトランジスタの基板電圧と
し、第４の電源をnMOSトランジスタの基板電圧としたpM
OSトランジスタとnMOSトランジスタにより構成される複
数の基本ゲート回路により構成され、nMOSトランジスタ
のゲート幅がpMOSトランジスタのゲート幅に対して十分
大きく、前記の入力信号がある遅延時間を経て出力され
る第２の遅延回路と、前記の第１の遅延回路の出力信号
と前記の第２の遅延回路の出力信号との位相差に対応す
る信号を出力する位相比較回路と、前記の位相比較回路
の出力信号を入力信号とするチャージポンプ回路と、前
記のチャージポンプ回路の出力信号を入力信号とするロ
ーパスフィルタ回路と、前記のローパスフィルタ回路の
出力信号の増減に対応して第２の電源からの電位差が変
化する出力電圧を生成し、第２の内部電源線に供給する
第２の電圧変換回路と、第３の電源に接続された第１の
サブ電源線と、第４の電源に接続された第２のサブ電源
線と、を備えた構成としてもよい。
【００１８】また、本発明は、基板端子を第４の電源に
接続し、ドレイン端子とゲート端子を第１の内部電源線
に接続したサンプルnMOSトランジスタと、前記のサンプ
ルnMOSトランジスタのソース端子と第２の内部電源線と
の間に流れる電流に対応する信号を出力する第１の電流
検出回路と、前記の第１の電流検出回路の出力信号の増
減に対応して第２の電源からの電位差が変化する出力電
圧を生成し、第２の内部電源線に供給する第２の電圧変
換回路と、クロック信号線から得られる信号を入力信号
とし、第１の電圧変換回路の出力電圧と第２の電圧変換
回路の出力電圧との電位差に相当する電源電圧で動作
し、第３の電源をpMOSトランジスタの基板電圧とし、第
４の電源をnMOSトランジスタの基板電圧としたpMOSトラ
ンジスタとnMOSトランジスタにより構成される複数の基
本ゲート回路により構成され、pMOSトランジスタのゲー
ト幅がnMOSトランジスタのゲート幅に対して十分大き
く、前記の入力信号がある遅延時間を経て出力される第
１の遅延回路と、クロック信号線から得られる信号を入
力信号とし、第１の電圧変換回路の出力電圧と第２の電
圧変換回路の出力電圧との電位差に相当する電源電圧で
動作し、第３の電源をpMOSトランジスタの基板電圧と
し、第４の電源をnMOSトランジスタの基板電圧としたpM
OSトランジスタとnMOSトランジスタにより構成される複
数の基本ゲート回路により構成され、nMOSトランジスタ
のゲート幅がpMOSトランジスタのゲート幅に対して十分
大きく、前記の入力信号がある遅延時間を経て出力され
る第２の遅延回路と、前記の第１の遅延回路の出力信号
と前記の第２の遅延回路の出力信号との位相差に対応す
る信号を出力する位相比較回路と、前記の位相比較回路
の出力信号を入力信号とするチャージポンプ回路と、前
記のチャージポンプ回路の出力信号を入力信号とするロ
ーパスフィルタ回路と、前記のローパスフィルタ回路の
出力信号の増減に対応して第１の電源からの電位差が変
化する出力電圧を生成し、第１の内部電源線に供給する
第１の電圧変換回路と、第３の電源に接続された第１の
サブ電源線と、第４の電源に接続された第２のサブ電源
線と、を備えた構成としてもよい。
【００１９】さらに、前記の全ての半導体集積回路につ
いて、第３の電源の代わりに第１の電源を用いたり、第
４の電源の代わりに第２の電源を用いたり、第３の電源
と第４の電源の代わりに第１の電源と第２の電源をそれ
ぞれ用いることを特徴とすることもできる。
【００２０】
【作用】本発明の半導体集積回路は、トランジスタのチ
ャネル幅によらずnMOSトランジスタとpMOSトランジスタ
の駆動電流を同じにできるため、nMOSトランジスタとpM
OSトランジスタのチャネル幅を、そのプロセス技術で実
現できる最小サイズにして設計し消費電力を削減するこ
とを可能とする。
【００２１】すなわち、本発明は、位相同期ループ(Pha
se Locked Loop；PLL)技術とMOSトランジスタの基板効
果を利用して、特にデバイスばらつきや、動作環境変化
によらず所望の動作速度を得るための半導体集積回路、
また半導体製造プロセスを複雑にすることなく、複数の
しきい値電圧を持つトランジスタを利用できる半導体集
積回路、さらにトランジスタのチャネル幅によらずnMOS
トランジスタとpMOSトランジスタの駆動電流を同じにで
きるため、nMOSトランジスタとpMOSトランジスタのチャ
ネル幅を、そのプロセス技術で実現できる最小サイズに
して設計し消費電力を削減した半導体集積回路を提供す
るものである。
【００２２】具体的には、標準的な負荷をもったインバ
ータ等の基本ゲート回路を直列に接続し、その入出力時
間が所望の遅延時間となるように位相同期ループ技術を
用いて制御する。
【００２３】基本ゲート回路の遅延時間は、MOSトラン
ジスタの基板効果（「基板バイアス効果」ともいう）を
利用してトランジスタのしきい値電圧を制御することに
より行う。すなわち、nMOSトランジスタにおいて、ソー
ス電位に対して基板電位が低い場合、しきい値電圧が大
きくなり、逆にソース電位に対して基板電位が高い場
合、しきい値電圧が小さくなる。また、pMOSトランジス
タにおいて、ソース電位に対して基板電位が低い場合、
しきい値電圧が小さくなり、逆にソース電位に対して基
板電位が高い場合、しきい値電圧が大きくなる。
【００２４】従来のCMOS半導体集積回路では、例えばイ
ンバータ回路では、nMOSトランジスタの基板端子とソー
ス端子をグランド電位に、pMOSトランジスタの基板端子
とソース端子を電源電位に固定して動作させていた。
【００２５】本発明の半導体集積回路では、例えばイン
バータ回路では、nMOSトランジスタの基板端子をグラン
ド電位に、pMOSトランジスタの基板端子を電源電位に固
定し、nMOSトランジスタのソース端子およびpMOSトラン
ジスタのソース端子をそれぞれ位相同期ループ(PLL)技
術によって制御された電圧変換回路が生成する電位によ
って動作させる。
【００２６】標準的な負荷をもったインバータ等の基本
ゲート回路を直列に接続し、その入出力時間が所望の遅
延時間となるように位相同期ループ技術を用いてnMOSト
ランジスタのソース側およびpMOSトランジスタのソース
側電圧変換回路をそれぞれ制御し、nMOSトランジスタと
pMOSトランジスタのソース電位を制御する。
【００２７】この電圧変換回路が生成する電圧を電源電
圧とし、基板電圧をインバータ回路と同様にとるような
CMOSの半導体集積回路では、デバイスばらつきや、動作
環境変化によらず所望の動作速度を得ることができる。
また、半導体製造プロセスを複雑にすることなく、複数
のしきい値電圧を持つトランジスタを利用できる。
【００２８】また、本発明では、nMOS側のソース電位を
生成する電圧変換回路の制御をサンプルnMOSのオン電流
を検知し、さらにpMOS側のソース電位を生成する電圧変
換回路の制御をサンプルpMOSのオン電流を検知すること
でも同様の効果を得ることができる。
【００２９】さらに、本発明では、nMOSトランジスタの
チャネル幅をpMOSトランジスタのチャネル幅より十分大
きくしたインバータ回路を直列に接続した回路と、pMOS
トランジスタのチャネル幅をnMOSトランジスタのチャネ
ル幅より十分大きくしたインバータ回路を直列に接続し
た回路とで、その入出力時間が所望の遅延時間となるよ
うに位相同期ループ技術を用いて前記のnMOSトランジス
タのソース側およびpMOSトランジスタのソース側電圧変
換回路をそれぞれ制御した場合、トランジスタのチャネ
ル幅によらずnMOSトランジスタとpMOSトランジスタの駆
動電流が同じになるようにそれぞれのしきい値電圧が決
定されるため、nMOSトランジスタとpMOSトランジスタの
チャネル幅を、そのプロセス技術で実現できる最小サイ
ズにして設計し消費電力を削減した半導体集積回路を提
供できる。
【００３０】
【実施例】図面を参照して、本発明に係るばらつき補償
技術による半導体集積回路の実施例を以下に説明する。
【００３１】
【実施例１】図１は、本発明の第１の実施例の半導体集
積回路の構成を示す図である。
【００３２】図１を参照して、本実施例の半導体集積回
路は、クロック信号線201から得られる信号を入力とし
これを所定時間遅延させて出力する遅延回路104と、ク
ロック信号線201から得られる信号の位相と遅延回路104
の出力信号の位相の差に対応する信号を出力する位相比
較回路101と、位相比較回路101の出力信号を入力とする
チャージポンプ回路102と、チャージポンプ回路102の出
力信号を入力とするローパスフィルタ回路103と、ロー
パスフィルタ回路103の出力信号の増減に対応して第１
の電源301からの電位差が変化する出力電圧を生成し、
第１の内部電源線202に供給する第１の電圧変換回路105
と、第３の電源303に接続された第１のサブ電源線203
と、第４の電源304に接続された第２のサブ電源線204
と、から構成される。
【００３３】遅延回路104はクロック信号線201から得ら
れる信号を入力信号とし、第１の電圧変換回路105の出
力電圧と第２の電源302との電位差に相当する電源電圧
で動作し、第３の電源303をpMOSトランジスタの基板電
圧とし、第４の電源304をnMOSトランジスタの基板電圧
としたpMOSトランジスタとnMOSトランジスタにより構成
される複数の基本ゲート回路により構成される。
【００３４】図１０に本実施例における位相比較回路10
1の構成の一例を示す。図１０を参照して、位相比較回
路101は、内部にフリップフロップを備えた順序回路と
して構成され、入力端子I1、I2に入力された信号状態
と、位相比較回路101のその前までの状態に依存して、
出力端子U1、D1に出力される信号状態が遷移する。例え
ば、入力がI1＝“1”、I2＝“1”、出力がU1＝“0”、D
1＝“1”の状態から次の入力として、I1＝“1”、I2＝
“0”、すなわち、入力I2が“1”から“0”に変化する
と出力はU1＝“1”、D1＝“1”となり、さらに入力がI1
＝“0”、I2＝“0”となると、出力はU1＝“0”、D1＝
“0”となる。なお、図１０に示すディジタル型の位相
比較回路101は入力信号が“1”から“0”へ変化した場
合にのみ出力変化として表われ、入力信号が“0”から
“1”へ変化した場合には出力状態に変化はなく、この
ため入力波形のデューティは50％でなくてもよい。
【００３５】図１１に本実施例におけるチャージポンプ
回路102の構成例を示す。チャージポンプ回路102は電源
端子VDDと接地間に接続されたpMOSトランジスタとnMOS
トランジスタから構成され、pMOS及びnMOSトランジスタ
のゲートは位相比較回路101の出力端子U1、D1にそれぞ
れ接続され、pMOSトランジスタのドレインとnMOSトラン
ジスタのドレインとの接続点を出力とする。ここで、入
力端子UP￣（但し記号“￣”はローアクティブを示す）
がアクティブとなると、pMOSトランジスタが導通状態と
なり出力端に接続される容量（例えば図１２のローパス
フィルタの容量Ｃ）をチャージ（充電）して電位を上昇
させ、入力端子DOWNがアクティブになるとnMOSトランジ
スタが導通状態となり出力端に接続される容量をディス
チャージ（放電）して電位を下げる。
【００３６】図１２に本実施例におけるローパスフィル
タ回路103の構成例を示す。ローパスフィルタ回路103は
ＲＣ回路から構成され、入力端にはチャージポンプ回路
102の出力端が接続され、容量Ｃにチャージポンプ回路1
02の出力状態に応じて抵抗値Ｒと容量値Ｃで定まる時定
数にて電荷が充放電される。
【００３７】図１３に本実施例における遅延回路104の
構成の一例を示す。遅延回路104はpMOSトランジスタとn
MOSトランジスタとからなる基本ゲート（CMOSインバー
タ）を複数段縦続接続した構成からなり、pMOSトランジ
スタのソースはいずれも第１の電圧変換回路105の出力
に接続され、nMOSトランジスタのソースはいずれも第２
の電源302に接続され、pMOSトランジスタの基板電圧は
第３の電源303から供給され、nMOSトランジスタの基板
電圧は第４の電源304から供給されている。
【００３８】図１４に本実施例における第１の電圧変換
回路105の構成の一例を示す。図１４を参照して、第１
の電圧変換回路105は、演算増幅器OPと、駆動用増幅器
として作用するpMOSトランジスタから構成され、入力端
子を介してローパスフィルタ回路103の出力を演算増幅
器OPの反転入力端子に入力し、ソースが第１の電源301
に接続されドレインが出力端子に接続されたpMOSトラン
ジスタのゲートに演算増幅器OPの出力を接続し、pMOSト
ランジスタのドレインは演算増幅器OPの非反転入力端子
に帰還入力され、入力端子すなわち本実施例ではローパ
スフィルタ回路103の出力電位に追従した電位を出力端
子から出力する。
【００３９】図１を参照して、本実施例の半導体集積回
路は、遅延回路104の入出力間の遅延時間がクロック信
号線201から入力される信号の周期と同じになるように
位相比較回路101、チャージポンプ回路102、ローパスフ
ィルタ回路103、第１の電圧変換回路105を用いて制御さ
れる。
【００４０】第１の内部電源線202の電位は、第１の電
圧変換回路105によって第１の電源301から作られ（図１
４参照）、第２の内部電源線205の電位は第２の電源302
から作られる。
【００４１】nMOSトランジスタの場合、ソース電位に対
して基板電位が低い場合、しきい値電圧が大きくなり、
逆にソース電位に対して基板電位が高い場合、しきい値
電圧が小さくなる。また、pMOSトランジスタの場合、ソ
ース電位に対して基板電位が低い場合、しきい値電圧が
小さくなり、逆にソース電位に対して基板電位が高い場
合、しきい値電圧が大きくなる。
【００４２】したがって、第１の電圧変換回路105によ
って遅延回路104の入出力間の遅延時間を制御できる。
【００４３】いま、第１の内部電源線202と第２の内部
電源線205をそれぞれ電源電位とグランド電位とし、第
１のサブ電源線203と第２のサブ電源線204をそれぞれpM
OSトランジスタの基板電位とnMOSトランジスタの基板電
位としたCMOS回路により構成されるシステムを考える。
このシステムを構成するMOSトランジスタと遅延回路104
を構成するMOSトランジスタを同一の製造プロセスで作
り、システムの動作速度を遅延回路104の入出力遅延時
間で代表させる。
【００４４】位相比較回路101、チャージポンプ回路10
2、ローパスフィルタ回路103を用いて、遅延回路104の
入出力間の遅延時間がクロック信号線201から入力され
る信号の周期と同じになるように、第１の電圧変換回路
105を制御したとき、システムは、MOSトランジスタのチ
ャネル長やチャネル幅、酸化膜厚等のデバイスばらつ
き、電源電圧、温度等の動作環境変化によりMOSトラン
ジスタの特性が変動した場合でも、システムを構成する
基本ゲート回路の遅延特性を代表させた遅延回路104の
入出力間遅延時間が所望の動作速度になるようにMOSト
ランジスタの基板電位が制御されるため、先のデバイス
ばらつきや動作環境変化を補償できる。
【００４５】図１７に示す従来のばらつき補償回路で
は、半導体製造プロセスに３重ウェル構造を必要とする
ため、製造コストの増大を招いた。一方、図１に示す本
実施例の半導体集積回路では、２重ウェル構造を用いて
実現することができ、nMOSトランジスタとpMOSトランジ
スタのしきい値のばらつきを従来と同様に補正すること
ができる。
【００４６】さらに、図１の半導体集積回路を２組用意
し、第１のサブ電源線と第２のサブ電源線を共通とした
場合、しきい値の異なった複数の種類のnMOSトランジス
タとpMOSトランジスタを、製造プロセスの工程数の増加
をすることなく実現できる。
【００４７】また、図１の半導体集積回路において、第
１の電源301と第２の電源302をそれぞれ第３の電源303
と第４の電源304と共通とすることによっても同様の効
果が得られる。
【００４８】なお、図１０〜図１４に示した回路構成は
本実施例の理解を助けるためのものであり、本発明がこ
れらの態様に限定されないことは勿論である。
【００４９】
【実施例２】図２は、本発明の第１の実施例の半導体集
積回路の構成を示す図である。
【００５０】図２を参照して、本実施例の半導体集積回
路は、クロック信号線201から得られる信号を入力とし
これを所定時間遅延させて出力する遅延回路104と、ク
ロック信号線201から得られる信号の位相と遅延回路104
の出力信号の位相差に対応する信号を出力する位相比較
回路101と、位相比較回路101の出力信号を入力とするチ
ャージポンプ回路102と、チャージポンプ回路102の出力
信号を入力とするローパスフィルタ回路103と、ローパ
スフィルタ回路103の出力信号の増減に対応して第２の
電源302からの電位差が変化する出力電圧を生成し、第
２の内部電源線205に供給する第２の電圧変換回路106
と、第３の電源303に接続された第１のサブ電源線203
と、第４の電源304に接続された第２のサブ電源線204
と、から構成される。
【００５１】遅延回路104はクロック信号線201から得ら
れる信号を入力信号とし、第１の電源301と第２の電圧
変換回路106の出力電圧との電位差に相当する電源電圧
で動作し、第３の電源303をpMOSトランジスタの基板電
圧とし、第４の電源304をnMOSトランジスタの基板電圧
としたpMOSトランジスタとnMOSトランジスタにより構成
される複数の基本ゲート回路により構成される。
【００５２】図１０に本実施例における位相比較回路10
1の構成例、図１１に本実施例におけるチャージポンプ
回路102の構成例、図１２に本実施例におけるローパス
フィルタ回路103の構成例をそれぞれ示す。
【００５３】図１３に本実施例における遅延回路104の
構成の一例を示す。遅延回路104はpMOSトランジスタとn
MOSトランジスタとからなる基本ゲート（CMOSインバー
タ）を複数段縦続接続した構成からなり、pMOSトランジ
スタのソースはいずれも第１の電源301に接続され、nMO
Sトランジスタのソースはいずれも第２の電圧変換回路1
06の出力に接続され、pMOSトランジスタの基板電圧は第
３の電源303から供給され、nMOSトランジスタの基板電
圧は第４の電源304から供給されている。
【００５４】図１５に本発明の第２の電圧変換回路106
の構成の一例を示す。図１５を参照して、第２の電圧変
換回路106は、演算増幅器OPと、駆動用増幅器として作
用するnMOSトランジスタとから構成され、入力端子を介
してローパスフィルタ回路103の出力を演算増幅器OPの
反転入力端子に入力し、ソースが第２の電源302に接続
されドレインが出力端子に接続されたnMOSトランジスタ
のゲートに演算増幅器OPの出力を接続し、nMOSトランジ
スタのドレインは演算増幅器OPの非反転入力端子に帰還
入力され、入力端子、すなわち本実施例ではローパスフ
ィルタ回路103の出力電位に追従した電位を出力端子か
ら出力する。
【００５５】図２を参照して、本実施例の半導体集積回
路は、遅延回路104の入出力間の遅延時間がクロック信
号線201から入力される信号の周期と同じになるように
位相比較回路101、チャージポンプ回路102、ローパスフ
ィルタ回路103、第２の電圧変換回路106を用いて制御さ
れる。
【００５６】第２の内部電源線205の電位は、第２の電
圧変換回路106によって第２の電源302から作られ（図１
５参照）、第１の内部電源線202の電位は第１の電源301
から作られる。
【００５７】nMOSトランジスタにおいて、ソース電位に
対して基板電位が低い場合、しきい値電圧が大きくな
り、逆にソース電位に対して基板電位が高い場合、しき
い値電圧が小さくなる。また、pMOSトランジスタにおい
て、ソース電位に対して基板電位が低い場合、しきい値
電圧が小さくなり、逆にソース電位に対して基板電位が
高い場合、しきい値電圧が大きくなる。
【００５８】したがって、第２の電圧変換回路106によ
って遅延回路104の入出力間の遅延時間を制御できる。
【００５９】いま、第１の内部電源線202と第２の内部
電源線205をそれぞれ電源電位とグランド電位とし、第
１のサブ電源線203と第２のサブ電源線204をそれぞれpM
OSトランジスタの基板電位とnMOSトランジスタの基板電
位としたCMOS回路により構成されるシステムを考える。
このシステムを構成するMOSトランジスタと遅延回路104
を構成するMOSトランジスタを同一の製造プロセスで作
り、システムの動作速度を遅延回路104の入出力遅延時
間で代表させる。
【００６０】位相比較回路101、チャージポンプ回路10
2、ローパスフィルタ回路103を用いて、遅延回路104の
入出力間の遅延時間がクロック信号線201から入力され
る信号の周期と同じになるように、第２の電圧変換回路
106を制御したとき、システムは、MOSトランジスタのチ
ャネル長やチャネル幅、酸化膜厚等のデバイスばらつ
き、電源電圧、温度等の動作環境変化によりMOSトラン
ジスタの特性が変動した場合でも、システムを構成する
基本ゲート回路の遅延特性を代表させた遅延回路104の
入出力間遅延時間が所望の動作速度になるようにMOSト
ランジスタの基板電位が制御されるため、先のデバイス
ばらつきや動作環境変化を補償できる。
【００６１】前記の如く、図１７に示す従来のばらつき
補償回路では、半導体製造プロセスに３重ウェル構造を
必要とするため、製造コストの増大を招いた。一方、図
２に示す本実施例の半導体集積回路では、２重ウェル構
造を用いて実現することができ、nMOSトランジスタとpM
OSトランジスタのしきい値のばらつきを従来と同様に補
正することができる。
【００６２】さらに、図２の半導体集積回路を２組用意
し、第１のサブ電源線と第２のサブ電源線を共通とした
場合、しきい値の異なった複数の種類のnMOSトランジス
タとpMOSトランジスタを、製造プロセスの工程数の増加
をすることなしに実現できる。
【００６３】また、図２の半導体集積回路において、第
１の電源301と第２の電源302をそれぞれ第３の電源303
と第４の電源304と共通とすることによっても同様の効
果が得られる。
【００６４】なお、図１０〜図１３及び図１５に示した
回路構成は本実施例の理解を助けるためのものであり、
本発明がこれらの態様に限定されないことは勿論であ
る。
【００６５】
【実施例３】図３は、本発明の第３の実施例の半導体集
積回路を示す回路図である。
【００６６】図３を参照して、本実施例の半導体集積回
路は、基板端子を第３の電源303に接続し、ドレイン端
子とゲート端子を第２の内部電源線205に接続したサン
プルpMOSトランジスタ109と、サンプルpMOSトランジス
タ109のソース端子と第１の内部信号線202との間に流れ
る電流に対応する信号を出力する第１の電流検出回路10
7と、第１の電流検出回路107の出力信号の増減に対応し
て第１の電源301からの電位差が変化する出力電圧を生
成し、第１の内部電源線202に供給する第１の電圧変換
回路105と、基板端子を第４の電源304に接続し、ドレイ
ン端子とゲート端子を第１の内部電源線202に接続した
サンプルnMOSトランジスタ110と、サンプルnMOSトラン
ジスタ110のソース端子と第２の内部電源線205との間に
流れる電流に対応する信号を出力する第２の電流検出回
路108と、第２の電流検出回路108の出力信号の増減に対
応して第２の電源302からの電位差が変化する出力電圧
を生成し、第２の内部電源線205に供給する第２の電圧
変換回路106と、第３の電源303に接続された第１のサブ
電源線203と、第４の電源304に接続された第２のサブ電
源線204と、から構成されている。
【００６７】図１４、図１５に、本実施例における第
１、第２の電圧変換回路105、106の構成例をそれぞれ示
す。図１４の第１の電圧変換回路105の入力端子には第
１の電流検出回路107の出力信号が入力され、図１５の
第２の電圧変換回路106の入力端子には第２の電流検出
回路107の出力信号が入力される。なお、それぞれの回
路構成の説明は前述したので省略する。
【００６８】図１６に本実施例における電流検出回路10
7、108の構成例を示す。図１５を参照して、例えば電流
検出回路107の場合、第１の電圧変換回路105の出力を入
力端子In1に接続し、サンプルpMOSトランジスタ109のソ
ースを入力端子In2に接続し、入力端子In1、In2は抵抗R
0を介して接続されると共にそれぞれボルテージフォロ
ワ構成の２つの演算増幅器OP1、OP2を介して演算増幅器
OP3の非反転入力端子、反転入力端子に接続され、演算
増幅器OP3の出力が出力端子O1として第１の電圧変換回
路105の入力端に接続されている。抵抗R1、R2の抵抗値
（＝Rs）を等しくし、抵抗R4、R5の抵抗値（＝Rf）を等
しくした場合、演算増幅器OP3の出力にはボルテージフ
ォロワをそれぞれ構成する演算増幅器OP1、OP2の出力電
圧の電位差（抵抗R0に流れる電流をIとするとI×R0に等
しい）に所定の利得（＝Rf／Rs）を乗じた電圧が出力さ
れ、これにより抵抗R0に流れる電流を検出するものであ
る。
【００６９】図３を参照して、本実施例の半導体集積回
路は、サンプルpMOSトランジスタ109およびサンプルnMO
Sトランジスタ110のオン電流が所望の値となるように第
１の電流検出回路107、第２の電流検出回路108、第１の
電圧変換回路105、第２の電圧変換回路106を用いて制御
される。
【００７０】第１の内部電源線202の電位は、第１の電
圧変換回路105によって第１の電源301から作られ、第２
の内部電源線205の電位は、第２の電圧変換回路106によ
って第２の電源302から作られる。
【００７１】nMOSトランジスタにおいて、ソース電位に
対して基板電位が低い場合、しきい値電圧が大きくな
り、逆にソース電位に対して基板電位が高い場合、しき
い値電圧が小さくなる。また、pMOSトランジスタにおい
て、ソース電位に対して基板電位が低い場合、しきい値
電圧が小さくなり、逆にソース電位に対して基板電位が
高い場合、しきい値電圧が大きくなる。したがって、第
１の電圧変換回路105と第２の電圧変換回路106によって
サンプルnMOSおよびpMOSトランジスタのオン電流を制御
できる。
【００７２】ここで、第１の内部電源線202と第２の内
部電源線205をそれぞれ電源電位とグランド電位とし、
第１のサブ電源線203と第２のサブ電源線204をそれぞれ
pMOSトランジスタの基板電位とnMOSトランジスタの基板
電位としたCMOS回路により構成されるシステムを考え
る。
【００７３】このシステムを構成するMOSトランジスタ
とサンプルnMOSおよびpMOSトランジスタを同一の製造プ
ロセスで作り、システムの動作速度をサンプルnMOSおよ
びpMOSトランジスタのオン電流で代表させる。
【００７４】第１の電流検出回路107、第２の電流検出
回路108を用いて、サンプルnMOSおよびpMOSトランジス
タのオン電流が所望の値となるように、第１の電圧変換
回路105、第２の電圧変換回路106を制御したとき、シス
テムは、MOSトランジスタのチャネル長やチャネル幅、
及び酸化膜厚等のデバイスばらつき、電源電圧、温度等
の動作環境変化によりMOSトランジスタの特性が変動し
ても、システムを構成する基本ゲート回路の遅延特性を
代表させたサンプルnMOSおよびpMOSトランジスタのオン
電流が所望のオン電流となるようにMOSトランジスタの
基板電位を制御するため、先のデバイスばらつきや動作
環境変化を補償できる。
【００７５】前記の如く、図１７に示す従来のばらつき
補償回路では、半導体製造プロセスに３重ウェル構造を
必要とし、従って製造コストの増大を招いたが、図３に
示す本実施例の半導体集積回路では、２重ウェル構造を
用いて実現でき、nMOSトランジスタとpMOSトランジスタ
のしきい値のばらつきを従来と同様に補正できる。
【００７６】また、図３の半導体集積回路において、第
１の電源301と第２の電源302をそれぞれ第３の電源303
と第４の電源304と共通とすることによっても同様の効
果が得られる。
【００７７】なお、図１３〜図１６に示した回路構成は
本実施例の理解を助けるためのものであり、本発明がこ
れらの態様に限定されないことは勿論である。
【００７８】
【実施例４】図４は、本発明の第４の実施例の半導体集
積回路を示す回路図である。
【００７９】図４を参照して、本実施例の半導体集積回
路は、クロック信号線201から得られる信号を入力とし
入力信号がある遅延時間を経て出力する遅延回路104
と、クロック信号線201から得られる信号の位相との遅
延回路の出力信号の位相差に対応する信号を出力する位
相比較回路101と、位相比較回路101の出力信号を入力信
号とするチャージポンプ回路102と、チャージポンプ回
路102の出力信号を入力信号とするローパスフィルタ回
路103と、ローパスフィルタ回路103の出力信号の増減に
対応して第２の電源302からの電位差が変化する出力電
圧を生成し、第２の内部電源線205に供給する第２の電
圧変換回路106と、基板端子を第３の電源303に接続し、
ドレイン端子とゲート端子を第２の内部電源線205に接
続したサンプルpMOSトランジスタ109と、サンプルpMOS
トランジスタ109のソース端子と第１の内部電源線202と
の間に流れる電流に対応する信号を出力する第１の電流
検出回路107と、第１の電流検出回路107の出力信号の増
減に対応して第１の電源301からの電位差が変化する出
力電圧を生成し、第１の内部電源線202に供給する第１
の電圧変換回路105と、第３の電源303に接続された第１
のサブ電源線203と、第４の電源304に接続された第２の
サブ電源線204とから構成されている。
【００８０】遅延回路104は、第１の電圧変換回路105の
出力電圧と第２の電圧変換回路106の出力電圧との電位
差に相当する電源電圧で動作し、第３の電源303をpMOS
トランジスタの基板電圧とし、第４の電源304をnMOSト
ランジスタの基板電圧としたpMOSトランジスタとnMOSト
ランジスタにより構成される複数の基本ゲート回路によ
り構成される。
【００８１】図１０に本実施例における位相比較回路10
1の構成例、図１１に本実施例におけるチャージポンプ
回路102の構成例、図１２に本実施例におけるローパス
フィルタ回路103の構成例、図１３に本実施例における
遅延回路104の構成例をそれぞれ示す。
【００８２】また、図１４に本実施例における第１の電
圧変換回路105の構成例、図１５に本実施例における第
２の電圧変換回路106の構成例を示し、図１５に本実施
例における第１の電流検出回路107の構成例を示す。図
１４の第１の電圧変換回路105の入力端子には第１の電
流検出回路107の出力信号が入力され、図１５の第２の
電圧変換回路106の入力端子にはローパスフィルタ回路1
03の出力信号が入力される。
【００８３】図４を参照して、本実施例の半導体集積回
路は、遅延回路104の入出力間の遅延時間がクロック信
号線201から入力される信号の周期と同じになるように
位相比較回路101、チャージポンプ回路102、ローパスフ
ィルタ回路103、第２の電圧変換回路106を用いて制御さ
れる。また、サンプルpMOSトランジスタ109のオン電流
が所望の値となるように第１の電流検出回路107、第１
の電圧変換回路105を用いて制御される。
【００８４】本実施例において、遅延回路104を構成す
るインバータ回路は、pMOSトランジスタとnMOSトランジ
スタの基板電圧を第３の電源303および第４の電源304か
らそれぞれ得ている。また、pMOSトランジスタのソース
電位とnMOSトランジスタのソース電位を第１の内部電源
線202と第２の内部電源線203からそれぞれ得ている。さ
らに、第１の内部電源線202の電位は、第１の電圧変換
回路105によって第１の電源301から作られ、第２の内部
電源線205の電位は、第２の電圧変換回路106によって第
２の電源302から作られる。
【００８５】nMOSトランジスタにおいて、ソース電位に
対して基板電位が低い場合、しきい値電圧が大きくな
り、逆にソース電位に対して基板電位が高い場合、しき
い値電圧が小さくなる。また、pMOSトランジスタにおい
て、ソース電位に対して基板電位が低い場合、しきい値
電圧が小さくなり、逆にソース電位に対して基板電位が
高い場合、しきい値電圧が大きくなる。したがって、第
１の電圧変換回路105と第２の電圧変換回路106によって
遅延回路104の入出力間の遅延時間、サンプルpMOSトラ
ンジスタのオン電流を制御できる。
【００８６】ここで、第１の内部電源線202と第２の内
部電源線205をそれぞれ電源電位とグランド電位とし、
第１のサブ電源線と第２のサブ電源線をそれぞれpMOSト
ランジスタの基板電位とnMOSトランジスタの基板電位と
したCMOS回路により構成されるシステムを考える。この
システムを構成するMOSトランジスタと遅延回路104を構
成するMOSトランジスタを同一の製造プロセスで作り、
システムの動作速度を遅延回路104の入出力遅延時間お
よびサンプルpMOSトランジスタ109のオン電流で代表さ
せる。
【００８７】位相比較回路101、チャージポンプ回路10
2、ローパスフィルタ回路103を用いて、遅延回路104の
入出力間の遅延時間がクロック信号線201から入力され
る信号の周期と同じになるように第２の電圧変換回路10
6を制御し、さらに第１の電流検出回路107を用いてサン
プルpMOSトランジスタのオン電流が所望の値となるよう
に、第１の電圧変換回路105を制御したとき、システム
は、MOSトランジスタのチャネル長やチャネル幅、酸化
膜厚等のデバイスばらつき、電源電圧、温度等の動作環
境変化によりMOSトランジスタの特性が変動しても、シ
ステムを構成する基本ゲート回路の遅延特性を代表させ
た遅延回路104の入出力間遅延時間およびサンプルpMOS
トランジスタ109のオン電流が所望の動作速度になるよ
うにMOSトランジスタの基板電位を制御するため、先の
デバイスばらつきや動作環境変化を補償できる。
【００８８】前記の如く、図１７に示す従来のばらつき
補償回路では、半導体製造プロセスに３重ウェル構造を
必要とし、従って製造コストの増大を招いたが、図４に
示す本実施例における半導体集積回路では、２重ウェル
構造を用いて実現することが可能とされ、nMOSトランジ
スタとpMOSトランジスタのしきい値のばらつきを従来と
同様に補正できる。
【００８９】さらに、図４の半導体集積回路を２組用意
し、第１のサブ電源線と第２のサブ電源線を共通とした
場合、しきい値の異なった複数の種類のnMOSトランジス
タとpMOSトランジスタを、製造プロセスの工程数の増加
をすることなしに実現できる。また、図４の半導体集積
回路において、第１の電源301と第２の電源302をそれぞ
れ第３の電源303と第４の電源304と共通とすることによ
っても同様の効果が得られる。
【００９０】
【実施例５】図５は、本発明の第５の実施例の半導体集
積回路を示す回路図である。
【００９１】図５を参照して、本実施例の半導体集積回
路は、クロック信号線201から得られる信号を入力とし
入力信号をある遅延時間を経て出力する遅延回路104
と、クロック信号線201から得られる信号の位相との遅
延回路の出力信号の位相差に対応する信号を出力する位
相比較回路101と、位相比較回路101の出力信号を入力信
号とするチャージポンプ回路102と、チャージポンプ回
路102の出力信号を入力信号とするローパスフィルタ回
路103と、ローパスフィルタ回路103の出力信号の増減に
対応して第１の電源301からの電位差が変化する出力電
圧を生成し、第１の内部電源線202に供給する第１の電
圧変換回路105と、基板端子を第４の電源304に接続し、
ドレイン端子とゲート端子を第１の内部電源線202に接
続したサンプルnMOSトランジスタ110と、サンプルnMOS
トランジスタ110のソース端子と第２の内部電源線204と
の間に流れる電流に対応する信号を出力する第２の電流
検出回路108と、第２の電流検出回路108の出力信号の増
減に対応して第２の電源302からの電位差が変化する出
力電圧を生成し、第２の内部電源線204に供給する第２
の電圧変換回路106と、第３の電源303に接続された第１
のサブ電源線203と、第４の電源304に接続された第２の
サブ電源線204と、から構成されている。
【００９２】遅延回路104は、第１の電圧変換回路105の
出力電圧と第２の電圧変換回路106の出力電圧との電位
差に相当する電源電圧で動作し、第３の電源303をpMOS
トランジスタの基板電圧とし、第４の電源304をnMOSト
ランジスタの基板電圧としたpMOSトランジスタとnMOSト
ランジスタにより構成される複数の基本ゲート回路によ
り構成される。
【００９３】図１０に本実施例における位相比較回路10
1の構成例、図１１に本実施例におけるチャージポンプ
回路102の構成例、図１２に本実施例におけるローパス
フィルタ回路103の構成例、図１３に本実施例における
遅延回路104の構成例をそれぞれ示す。
【００９４】また、図１４に本実施例における第１の電
圧変換回路105の構成例、図１５に本実施例における第
２の電圧変換回路106の構成例をそれぞれ示す。図１４
の第１の電圧変換回路105の入力端子にはローパスフィ
ルタ回路103の出力信号が入力され、図１５の第２の電
圧変換回路106の入力端子には第２の電流検出回路108の
出力信号が入力される。
【００９５】図１６に本実施例における電流検出回路10
8の構成例を示す。
【００９６】図５を参照して、本実施例の半導体集積回
路は、遅延回路104の入出力間の遅延時間がクロック信
号線201から入力される信号の周期と同じになるように
位相比較回路101、チャージポンプ回路102、ローパスフ
ィルタ回路103、第１の電圧変換回路105を用いて制御さ
れる。また、サンプルnMOSトランジスタ110のオン電流
が所望の値となるように第２の電流検出回路108、第２
の電圧変換回路106を用いて制御される。
【００９７】本実施例においても、遅延回路104を構成
するインバータ回路は、pMOSトランジスタとnMOSトラン
ジスタの基板電圧を第３の電源303および第４の電源304
からそれぞれ得ている。さらに、pMOSトランジスタのソ
ース電位とnMOSトランジスタのソース電位を第１の内部
電源線202と第２の内部電源線203からそれぞれ得てい
る。さらに、第１の内部電源線202の電位は、第１の電
圧変換回路105によって第１の電源301から作られ、第２
の内部電源線205の電位は、第２の電圧変換回路106によ
って第２の電源302から作られる。
【００９８】nMOSトランジスタにおいて、ソース電位に
対して基板電位が低い場合、しきい値電圧が大きくな
り、逆にソース電位に対して基板電位が高い場合、しき
い値電圧が小さくなる。また、pMOSトランジスタにおい
て、ソース電位に対して基板電位が低い場合、しきい値
電圧が小さくなり、逆にソース電位に対して基板電位が
高い場合、しきい値電圧が大きくなる。したがって、第
１の電圧変換回路105と第２の電圧変換回路106によって
遅延回路104の入出力間の遅延時間、サンプルnMOSトラ
ンジスタ110のオン電流を制御できる。
【００９９】ここで、第１の内部電源線202と第２の内
部電源線205をそれぞれ電源電位とグランド電位とし、
第１のサブ電源線と第２のサブ電源線をそれぞれpMOSト
ランジスタの基板電位とnMOSトランジスタの基板電位と
したCMOS回路により構成されるシステムを考える。この
システムを構成するMOSトランジスタと遅延回路104を構
成するMOSトランジスタを同一の製造プロセスで作り、
システムの動作速度を遅延回路104の入出力遅延時間お
よびサンプルnMOSトランジスタ110のオン電流で代表さ
せる。
【０１００】位相比較回路101、チャージポンプ回路10
2、ローパスフィルタ回路103を用いて、遅延回路104の
入出力間の遅延時間がクロック信号線201から入力され
る信号の周期と同じになるように第１の電圧変換回路10
5を制御し、さらに第２の電流検出回路108を用いてサン
プルnMOSトランジスタ110のオン電流が所望の値となる
ように第２の電圧変換回路106を制御したとき、システ
ムは、MOSトランジスタのチャネル長やチャネル幅、酸
化膜厚等のデバイスばらつき、電源電圧、温度等の動作
環境変化によりMOSトランジスタの特性が変動しても、
システムを構成する基本ゲート回路の遅延特性を代表さ
せた遅延回路104の入出力間遅延時間およびサンプルnMO
Sトランジスタ110のオン電流が所望の動作速度になるよ
うにMOSトランジスタの基板電位を制御するため、先の
デバイスばらつきや動作環境変化を補償できる。
【０１０１】前記の如く、図１７に示す従来のばらつき
補償回路では、半導体製造プロセスに３重ウェル構造を
必要とし、従って製造コストの増大を招いた。一方、図
４に示す本実施例における半導体集積回路では、２重ウ
ェル構造を用いて実現でき、nMOSトランジスタとpMOSト
ランジスタのしきい値のばらつきを従来と同様に補正で
きる。
【０１０２】さらに、図５の半導体集積回路を２組用意
し、第１のサブ電源線と第２のサブ電源線を共通とした
場合、しきい値の異なった複数の種類のnMOSトランジス
タとpMOSトランジスタを、製造プロセスの工程数の増加
をすることなしに実現できる。
【０１０３】また、図５の半導体集積回路において、第
１の電源301と第２の電源302をそれぞれ第３の電源303
と第４の電源304と共通とすることによっても同様の効
果が得られる。
【０１０４】
【実施例６】図６は、本発明の第６の実施例の半導体集
積回路を示す回路図である。
【０１０５】図６を参照して、本実施例の半導体集積回
路は、クロック信号線201から得られる信号を入力とし
入力信号をある遅延時間を経て出力する第１の遅延回路
104と、クロック信号線201から得られる信号の位相との
第１の遅延回路104の出力信号の位相差に対応する信号
を出力する第１の位相比較回路101と、第１の位相比較
回路101の出力信号を入力信号とする第１のチャージポ
ンプ回路102と、第１のチャージポンプ回路102の出力信
号を入力信号とする第１のローパスフィルタ回路103
と、第１のローパスフィルタ回路103の出力信号の増減
に対応して第２の電源302からの電位差が変化する出力
電圧を生成し、第２の内部電源線205に供給する第２の
電圧変換回路106と、クロック信号線201から得られる信
号を入力とし入力信号をある遅延時間を経て出力する第
２の遅延回路114と、クロック信号線201から得られる信
号を入力とし入力信号をある遅延時間を経て出力する第
３の遅延回路115と、第２の遅延回路114の出力信号との
第３の遅延回路115の出力信号との位相差に対応する信
号を出力する第２の位相比較回路111と、第２の位相比
較回路111の出力信号を入力信号とする第２のチャージ
ポンプ回路112と、第２のチャージポンプ回路112の出力
信号を入力信号とする第２のローパスフィルタ回路113
と、第２のローパスフィルタ回路113の出力信号の増減
に対応して第１の電源301からの電位差が変化する出力
電圧を生成し、第１の内部電源線202に供給する第１の
電圧変換回路105と、第３の電源303に接続された第１の
サブ電源線203と、第４の電源304に接続された第２のサ
ブ電源線204と、から構成されている。
【０１０６】第１の遅延回路104は、第１の電圧変換回
路105の出力電圧と第２の電圧変換回路106の出力電圧と
の電位差に相当する電源電圧で動作し、第３の電源303
をpMOSトランジスタの基板電圧とし、第４の電源304をn
MOSトランジスタの基板電圧としたpMOSトランジスタとn
MOSトランジスタにより構成される複数の基本ゲート回
路により構成される。
【０１０７】また、第２の遅延回路114は、第１の電圧
変換回路105の出力電圧と第２の電圧変換回路106の出力
電圧との電位差に相当する電源電圧で動作し、第３の電
源303をpMOSトランジスタの基板電圧とし、第４の電源3
04をnMOSトランジスタの基板電圧としたpMOSトランジス
タとnMOSトランジスタにより構成される複数の基本ゲー
ト回路により構成され、pMOSトランジスタのゲート幅が
nMOSトランジスタのゲート幅に対して十分大きく設定さ
れる。
【０１０８】さらに、第３の遅延回路115は、第１の電
圧変換回路105の出力電圧と第２の電圧変換回路106の出
力電圧との電位差に相当する電源電圧で動作し、第３の
電源303をpMOSトランジスタの基板電圧とし、第４の電
源304をnMOSトランジスタの基板電圧としたpMOSトラン
ジスタとnMOSトランジスタにより構成される複数の基本
ゲート回路により構成され、nMOSトランジスタのゲート
幅がpMOSトランジスタのゲート幅に対して十分大きく設
定される。
【０１０９】図１３に本実施例における第１および第２
および第３の遅延回路104、114、115の回路構成例を示
す。
【０１１０】図１０に本実施例における第１および第２
の位相比較回路101、111の構成例、図１１に本実施例に
おける第１および第２のチャージポンプ回路102、112の
構成例、図１２に本実施例における第１および第２のロ
ーパスフィルタ回路103、113の構成例をそれぞれ示す。
【０１１１】また、図１４に本実施例における第１の電
圧変換回路105の構成例、図１５に本実施例における第
２の電圧変換回路106の構成例をそれぞれ示す。第１、
第２の電圧変換回路105、106の入力端子にはそれぞれ第
１、第２のローパスフィルタ回路103、113の出力信号が
入力される。
【０１１２】図６を参照して、本実施例の半導体集積回
路は、第１の位相比較回路101、第１のチャージポンプ
回路102、第１のローパスフィルタ回路103、第２の電圧
変換回路106、第１の遅延回路104からなる位相同期ルー
プにより第１の遅延回路104の入出力間の遅延時間がク
ロック信号線201から入力される信号の周期と等しくな
るように制御され、第２の位相比較回路111、第２のチ
ャージポンプ回路112、第２のローパスフィルタ回路11
3、第１の電圧変換回路105、第２の遅延回路114、第３
の遅延回路115からなる位相同期ループにより第２の遅
延回路114と第３の遅延回路115の入出力間の遅延時間を
一致させるように制御される。
【０１１３】第１の遅延回路104、第２の遅延回路114お
よび第３の遅延回路115を構成するインバータ回路は、p
MOSトランジスタとnMOSトランジスタの基板電圧を第３
の電源303および第４の電源304からそれぞれ得ている。
さらに、pMOSトランジスタのソース電位とnMOSトランジ
スタのソース電位を第１の内部電源線202と第２の内部
電源線203からそれぞれ得ている。
【０１１４】第１の内部電源線202の電位は、第１の電
圧変換回路105によって第１の電源301から作られ、第２
の内部電源線205の電位は、第２の電圧変換回路106によ
って第２の電源302から作られる。
【０１１５】前記の如く、nMOSトランジスタにおいて、
ソース電位に対して基板電位が低い場合、しきい値電圧
が大きくなり、逆にソース電位に対して基板電位が高い
場合、しきい値電圧が小さくなる。また、pMOSトランジ
スタにおいて、ソース電位に対して基板電位が低い場
合、しきい値電圧が小さくなり、逆にソース電位に対し
て基板電位が高い場合、しきい値電圧が大きくなる。し
たがって、第１の電圧変換回路105と第２の電圧変換回
路106によって第１の遅延回路104、第２の遅延回路114
および第３の遅延回路115の入出力間の遅延時間を制御
できる。
【０１１６】いま、第１の内部電源線202と第２の内部
電源線205をそれぞれ電源電位とグランド電位とし、第
１のサブ電源線と第２のサブ電源線をそれぞれpMOSトラ
ンジスタの基板電位とnMOSトランジスタの基板電位とし
たCMOS回路により構成されるシステムを考える。このシ
ステムを構成するMOSトランジスタと遅延回路104を構成
するMOSトランジスタを同一の製造プロセスで作り、シ
ステムの動作速度を遅延回路104の入出力遅延時間で代
表させる。
【０１１７】また、第２の遅延回路を構成しているpMOS
トランジスタのゲート幅がのシステムで使用するnMOSト
ランジスタのゲート幅に対して十分大きいため、システ
ムのnMOSトランジスタの動作速度を代表し、第３の遅延
回路を構成しているnMOSトランジスタのゲート幅がのシ
ステムで使用するpMOSトランジスタのゲート幅に対して
十分大きいため、システムのpMOSトランジスタの動作速
度を代表する。
【０１１８】第１の位相比較回路101、第１のチャージ
ポンプ回路102、第１のローパスフィルタ回路103を用い
て、第１の遅延回路104の入出力間の遅延時間がクロッ
ク信号線201から入力される信号の周期と同じになるよ
うに、第２の電圧変換回路106を制御したとき、システ
ムは、MOSトランジスタのチャネル長やチャネル幅、酸
化膜厚等のデバイスばらつき、電源電圧、温度等の動作
環境変化によりMOSトランジスタの特性が変動しても、
システムを構成する基本ゲート回路の遅延特性を代表さ
せた第１の遅延回路104の入出力間遅延時間が所望の動
作速度になるようにMOSトランジスタの基板電位を制御
するため、先のデバイスばらつきや動作環境変化を補償
できる。
【０１１９】さらに、第２の位相比較回路111、第２の
チャージポンプ回路112、第２のローパスフィルタ回路1
13を用いて、第２の遅延回路114と第３の遅延回路115の
入出力間の遅延時間を等しくなるように第１の電圧変換
回路105を制御したとき、第２の遅延回路を構成するnMO
Sトランジスタと第３の遅延時間を構成するpMOSトラン
ジスタの動作速度が一致するように、それぞれのトラン
ジスタの基板電位が決定される。
【０１２０】同じ製造プロセス、チャネル長、チャネル
幅のnMOSトランジスタの飽和電流が、pMOSトランジスタ
の飽和電流に対してほぼ２倍であったため、従来のCMOS
回路では、pMOSトランジスタのチャネル幅をnMOSトラン
ジスタのチャネル幅に対してほぼ２倍にし、信号の立ち
上がり時間と立ち下がり時間を一致させていた。
【０１２１】しかし、本実施例の半導体集積回路では、
チャネル幅を最適化することによりnMOSトランジスタと
pMOSトランジスタの飽和電流を合わすのではなく、両ト
ランジスタの基板電位を制御し、両トランジスタのしき
い値電位を合わすことで、信号の立ち上がり時間と立ち
下がり時間を一致させる。このため、pMOSトランジスタ
のチャネル幅を大きくすることで生じた無駄な負荷容量
の増加を抑制することができる。
【０１２２】また、図１７に示す従来のばらつき補償回
路では、半導体製造プロセスに３重ウェル構造を必要と
し、従って製造コストの増大を招いた。一方、図６に示
す本実施例における半導体集積回路では、２重ウェル構
造を用いて実現でき、nMOSトランジスタとpMOSトランジ
スタのしきい値のばらつきを従来と同様に補正できる。
【０１２３】さらに、図６の半導体集積回路を２組用意
し、第１のサブ電源線と第２のサブ電源線を共通とした
場合、しきい値の異なった複数の種類のnMOSトランジス
タとpMOSトランジスタを、製造プロセスの工程数の増加
をすることなしに実現できる。
【０１２４】また、図６の半導体集積回路において、第
１の電源301と第２の電源302をそれぞれ第３の電源303
と第４の電源304と共通とすることによっても同様の効
果が得られる。
【０１２５】
【実施例７】図７は、本発明の第７の実施例の半導体集
積回路を示す回路図である。
【０１２６】図７を参照して、本実施例の半導体集積回
路は、クロック信号線201から得られる信号を入力と
し、入力信号をある遅延時間を経て出力する第１の遅延
回路104と、クロック信号線201から得られる信号の位相
との第１の遅延回路104の出力信号の位相差に対応する
信号を出力する第１の位相比較回路101と、第１の位相
比較回路101の出力信号を入力信号とする第１のチャー
ジポンプ回路102と、第１のチャージポンプ回路102の出
力信号を入力信号とする第１のローパスフィルタ回路10
3と、第１のローパスフィルタ回路103の出力信号の増減
に対応して第１の電源301からの電位差が変化する出力
電圧を生成し、第１の内部電源線202に供給する第１の
電圧変換回路105と、クロック信号線201から得られる信
号を入力とし、入力信号をある遅延時間を経て出力する
第２の遅延回路114と、クロック信号線201から得られる
信号を入力とし、入力信号をある遅延時間を経て出力す
る第３の遅延回路115と、第２の遅延回路114の出力信号
との第３の遅延回路115の出力信号との位相差に対応す
る信号を出力する第２の位相比較回路111と、第２の位
相比較回路111の出力信号を入力信号とする第２のチャ
ージポンプ回路112と、第２のチャージポンプ回路112の
出力信号を入力信号とする第２のローパスフィルタ回路
113と、第２のローパスフィルタ回路113の出力信号の増
減に対応して第２の電源302からの電位差が変化する出
力電圧を生成し、第２の内部電源線205に供給する第２
の電圧変換回路106と、第３の電源303に接続された第１
のサブ電源線203と、第４の電源304に接続された第２の
サブ電源線204と、から構成される。
【０１２７】第１の遅延回路104は、第１の電圧変換回
路105の出力電圧と第２の電圧変換回路106の出力電圧と
の電位差に相当する電源電圧で動作し、第３の電源303
をpMOSトランジスタの基板電圧とし、第４の電源304をn
MOSトランジスタの基板電圧としたpMOSトランジスタとn
MOSトランジスタにより構成される複数の基本ゲート回
路により構成される。
【０１２８】また、第２の遅延回路114は、第１の電圧
変換回路105の出力電圧と第２の電圧変換回路106の出力
電圧との電位差に相当する電源電圧で動作し、第３の電
源303をpMOSトランジスタの基板電圧とし、第４の電源3
04をnMOSトランジスタの基板電圧としたpMOSトランジス
タとnMOSトランジスタにより構成される複数の基本ゲー
ト回路により構成され、pMOSトランジスタのゲート幅が
nMOSトランジスタのゲート幅に対して十分大きく設定さ
れる。
【０１２９】さらに、第３の遅延回路115は、第１の電
圧変換回路105の出力電圧と第２の電圧変換回路106の出
力電圧との電位差に相当する電源電圧で動作し、第３の
電源303をpMOSトランジスタの基板電圧とし、第４の電
源304をnMOSトランジスタの基板電圧としたpMOSトラン
ジスタとnMOSトランジスタにより構成される複数の基本
ゲート回路により構成され、nMOSトランジスタのゲート
幅がpMOSトランジスタのゲート幅に対して十分大きく設
定される。
【０１３０】図１０に本実施例における第１および第２
の位相比較回路101、111の構成例、図１１に本実施例に
おける第１および第２のチャージポンプ回路102、112の
構成例、図１２に本実施例における第１、第２のローパ
スフィルタ回路103、113の構成例、図１３に本実施例に
おける第１、第２、及び第３の遅延回路104、114、115
の構成例をそれぞれ示す。また、図１４、図１５に本実
施例における第１、第２の電圧変換回路105、106の構成
例を示す。
【０１３１】図７を参照して、この実施例の半導体集積
回路は、第１の遅延回路104の入出力間の遅延時間がク
ロック信号線201から入力される信号の周期と同じにな
るように第１の位相比較回路101、第１のチャージポン
プ回路102、第１のローパスフィルタ回路103、第１の電
圧変換回路105を用いて制御され、第２の遅延回路114と
第３の遅延回路115の入出力間の遅延時間が同じになる
ように第２の位相比較回路111、第２のチャージポンプ
回路112、第２のローパスフィルタ回路113、第２の電圧
変換回路106を用いて制御される。
【０１３２】いま、第１の遅延回路104、第２の遅延回
路114および第３の遅延回路115を構成するインバータ回
路は、pMOSトランジスタとnMOSトランジスタの基板電圧
を第３の電源303および第４の電源304からそれぞれ得て
いる。さらに、pMOSトランジスタのソース電位とnMOSト
ランジスタのソース電位を第１の内部電源線202と第２
の内部電源線203からそれぞれ得ている。
【０１３３】さらに、第１の内部電源線202の電位は、
第１の電圧変換回路105によって第１の電源301から作ら
れ、第２の内部電源線205の電位は、第２の電圧変換回
路106によって第２の電源302から作られる。
【０１３４】nMOSトランジスタにおいて、ソース電位に
対して基板電位が低い場合、しきい値電圧が大きくな
り、逆にソース電位に対して基板電位が高い場合、しき
い値電圧が小さくなる。また、pMOSトランジスタにおい
て、ソース電位に対して基板電位が低い場合、しきい値
電圧が小さくなり、逆にソース電位に対して基板電位が
高い場合、しきい値電圧が大きくなる。したがって、第
１の電圧変換回路105と第２の電圧変換回路106によって
第１の遅延回路104、第２の遅延回路114および第３の遅
延回路115の入出力間の遅延時間を制御できる。
【０１３５】いま、第１の内部電源線202と第２の内部
電源線205をそれぞれ電源電位とグランド電位とし、第
１のサブ電源線と第２のサブ電源線をそれぞれpMOSトラ
ンジスタの基板電位とnMOSトランジスタの基板電位とし
たCMOS回路により構成されるシステムを考える。このシ
ステムを構成するMOSトランジスタと遅延回路104を構成
するMOSトランジスタを同一の製造プロセスで作り、シ
ステムの動作速度を遅延回路104の入出力遅延時間で代
表させる。
【０１３６】また、第２の遅延回路を構成しているpMOS
トランジスタのゲート幅がのシステムで使用するnMOSト
ランジスタのゲート幅に対して十分大きいため、システ
ムのnMOSトランジスタの動作速度を代表し、第３の遅延
回路を構成しているnMOSトランジスタのゲート幅がのシ
ステムで使用するpMOSトランジスタのゲート幅に対して
十分大きいため、システムのpMOSトランジスタの動作速
度を代表する。
【０１３７】第１の位相比較回路101、第１のチャージ
ポンプ回路102、第１のローパスフィルタ回路103を用い
て、第１の遅延回路104の入出力間の遅延時間がクロッ
ク信号線201から入力される信号の周期と同じになるよ
うに、第１の電圧変換回路105を制御したとき、システ
ムは、MOSトランジスタのチャネル長やチャネル幅、酸
化膜厚等のデバイスばらつき、電源電圧、温度等の動作
環境変化によりMOSトランジスタの特性が変動しても、
システムを構成する基本ゲート回路の遅延特性を代表さ
せた第１の遅延回路104の入出力間遅延時間が所望の動
作速度になるようにMOSトランジスタの基板電位を制御
するため、先のデバイスばらつきや動作環境変化を補償
できる。
【０１３８】さらに、第２の位相比較回路111、第２の
チャージポンプ回路112、第２のローパスフィルタ回路1
13を用いて、第２の遅延回路114と第３の遅延回路115の
入出力間の遅延時間を等しくなるように第２の電圧変換
回路106を制御したとき、第２の遅延回路を構成するnMO
Sトランジスタと第３の遅延時間を構成するpMOSトラン
ジスタの動作速度が一致するように、それぞれのトラン
ジスタの基板電位が決定される。
【０１３９】同じ製造プロセス、チャネル長、チャネル
幅のnMOSトランジスタの飽和電流が、pMOSトランジスタ
の飽和電流に対してほぼ２倍であったため、従来のCMOS
回路では、pMOSトランジスタのチャネル幅をnMOSトラン
ジスタのチャネル幅に対してほぼ２倍にし、信号の立ち
上がり時間と立ち下がり時間を一致させていた。
【０１４０】しかし、本発明の半導体集積回路では、チ
ャネル幅を最適化することでnMOSトランジスタとpMOSト
ランジスタの飽和電流を合わすのではなく、両トランジ
スタの基板電位を制御し、両トランジスタのしきい値電
位を合わすことで、信号の立ち上がり時間と立ち下がり
時間を一致させる。このため、pMOSトランジスタのチャ
ネル幅を大きくすることで生じた無駄な負荷容量の増加
を抑制することができる。
【０１４１】また、前記の如く、図１７に示す従来のば
らつき補償回路では、半導体製造プロセスに３重ウェル
構造を必要とし、従って製造コストの増大を招いた。一
方、図７に示す本発明の半導体集積回路では、２重ウェ
ル構造を用いて実現でき、nMOSトランジスタとpMOSトラ
ンジスタのしきい値のばらつきを従来と同様に補正でき
る。
【０１４２】さらに、図７の半導体集積回路を２組用意
し、第１のサブ電源線と第２のサブ電源線を共通とした
場合、しきい値の異なった複数の種類のnMOSトランジス
タとpMOSトランジスタを、製造プロセスの工程数の増加
をすることなしに実現できる。
【０１４３】また、図７の半導体集積回路において、第
１の電源301と第２の電源302をそれぞれ第３の電源303
と第４の電源304と共通とすることによっても同様の効
果が得られる。
【０１４４】
【実施例８】図８は、本発明の第８の実施例の半導体集
積回路を示す回路図である。
【０１４５】図８を参照して、本実施例の半導体集積回
路は、基板端子を第３の電源303に接続し、ドレイン端
子とゲート端子を第２の内部電源線205に接続したサン
プルpMOSトランジスタ109と、サンプルpMOSトランジス
タ109のソース端子と第１の内部信号線202との間に流れ
る電流に対応する信号を出力する第１の電流検出回路10
7と、第１の電流検出回路107の出力信号の増減に対応し
て第１の電源からの電位差が変化する出力電圧を生成
し、第１の内部電源線202に供給する第１の電圧変換回
路105と、クロック信号線201から得られる信号を入力と
し入力信号をある遅延時間を経て出力する第１の遅延回
路114と、クロック信号線201から得られる信号を入力と
し、入力信号をある遅延時間を経て出力する第２の遅延
回路115と、第１の遅延回路114の出力信号との第２の遅
延回路115の出力信号との位相差に対応する信号を出力
する位相比較回路111と、位相比較回路111の出力信号を
入力信号とするチャージポンプ回路112と、チャージポ
ンプ回路112の出力信号を入力信号とするローパスフィ
ルタ回路113と、ローパスフィルタ回路113の出力信号の
増減に対応して第２の電源302からの電位差が変化する
出力電圧を生成し、第２の内部電源線205に供給する第
２の電圧変換回路106と、第３の電源303に接続された第
１のサブ電源線203と、第４の電源304に接続された第２
のサブ電源線204とから構成される。
【０１４６】第１の遅延回路114は、第１の電圧変換回
路105の出力電圧と第２の電圧変換回路106の出力電圧と
の電位差に相当する電源電圧で動作し、第３の電源303
をpMOSトランジスタの基板電圧とし、第４の電源304をn
MOSトランジスタの基板電圧としたpMOSトランジスタとn
MOSトランジスタにより構成される複数の基本ゲート回
路により構成され、pMOSトランジスタのゲート幅がnMOS
トランジスタのゲート幅に対して十分大きく設定されて
いる。
【０１４７】第２の遅延回路115は、第１の電圧変換回
路105の出力電圧と第２の電圧変換回路106の出力電圧と
の電位差に相当する電源電圧で動作し、第３の電源303
をpMOSトランジスタの基板電圧とし、第４の電源304をn
MOSトランジスタの基板電圧としたpMOSトランジスタとn
MOSトランジスタにより構成される複数の基本ゲート回
路により構成され、nMOSトランジスタのゲート幅がpMOS
トランジスタのゲート幅に対して十分大きく設定されて
いる。
【０１４８】図１０に本実施例の位相比較回路111の構
成例、図１１に本実施例のチャージポンプ回路112の構
成例、図１２に本実施例のローパスフィルタ回路113の
構成例、図１３に本実施例の第１、第２の遅延回路11
4、115の構成例をそれぞれ示す。
【０１４９】図１４、図１５に本実施例の第１、第２の
電圧変換回路105、106の構成例を示す。また、図１６に
本実施例の電流検出回路107の構成例を示す。
【０１５０】図８を参照して、本実施例の半導体集積回
路は、第１の遅延回路114と第２の遅延回路115の入出力
間の遅延時間が同じになるように位相比較回路111、チ
ャージポンプ回路112、ローパスフィルタ回路113、第２
の電圧変換回路106を用いて制御される。また、サンプ
ルpMOSトランジスタ109のオン電流が所望の値となるよ
うに第１の電流検出回路107、第１の電圧変換回路105を
用いて制御される。
【０１５１】いま、遅延回路114、115を構成するインバ
ータ回路は、pMOSトランジスタとnMOSトランジスタの基
板電圧を第３の電源303および第４の電源304からそれぞ
れ得ている。さらに、pMOSトランジスタのソース電位と
nMOSトランジスタのソース電位を第１の内部電源線202
と第２の内部電源線203からそれぞれ得ている。さら
に、第１の内部電源線202の電位は、第１の電圧変換回
路105によって第１の電源301から生成され、第２の内部
電源線205の電位は、第２の電圧変換回路106によって第
２の電源302から生成される。
【０１５２】nMOSトランジスタにおいて、ソース電位に
対して基板電位が低い場合、しきい値電圧が大きくな
り、逆にソース電位に対して基板電位が高い場合、しき
い値電圧が小さくなる。また、pMOSトランジスタにおい
て、ソース電位に対して基板電位が低い場合、しきい値
電圧が小さくなり、逆にソース電位に対して基板電位が
高い場合、しきい値電圧が大きくなる。したがって、第
１の電圧変換回路105と第２の電圧変換回路106によって
遅延回路114、115の入出力間の遅延時間、サンプルpMOS
トランジスタのオン電流を制御できる。
【０１５３】いま、第１の内部電源線202と第２の内部
電源線205をそれぞれ電源電位とグランド電位とし、第
１のサブ電源線と第２のサブ電源線をそれぞれpMOSトラ
ンジスタの基板電位とnMOSトランジスタの基板電位とし
たCMOS回路により構成されるシステムを考える。
【０１５４】第１の遅延回路114を構成しているpMOSト
ランジスタのゲート幅がのシステムで使用するnMOSトラ
ンジスタのゲート幅に対して十分大きいため、システム
のnMOSトランジスタの動作速度を代表し、第２の遅延回
路115を構成しているnMOSトランジスタのゲート幅がの
システムで使用するpMOSトランジスタのゲート幅に対し
て十分大きいため、システムのpMOSトランジスタの動作
速度を代表する。
【０１５５】位相比較回路111、チャージポンプ回路11
2、ローパスフィルタ回路113を用いて、遅延回路114、1
15の入出力間の遅延時間が同じとなるように第２の電圧
変換回路106を制御し、さらに第１の電流検出回路107を
用いて、サンプルpMOSトランジスタのオン電流が所望の
値となるように、第１の電圧変換回路105を制御したと
き、システムは、MOSトランジスタのチャネル長やチャ
ネル幅、酸化膜厚等のデバイスばらつき、電源電圧、温
度等の動作環境変化によりMOSトランジスタの特性が変
動しても、システムを構成する基本ゲート回路の遅延特
性を代表させた遅延回路114、115の入出力間遅延時間お
よびサンプルpMOSトランジスタ109のオン電流が所望の
動作速度になるようにMOSトランジスタの基板電位を制
御するため、先のデバイスばらつきや動作環境変化を補
償できる。
【０１５６】さらに、位相比較回路111、チャージポン
プ回路112、ローパスフィルタ回路113を用いて、第１の
遅延回路114と第２の遅延回路115の入出力間の遅延時間
を等しくなるように第２の電圧変換回路106を制御した
とき、第１の遅延回路114を構成するnMOSトランジスタ
と第２の遅延時間115を構成するpMOSトランジスタの動
作速度が一致するように、それぞれのトランジスタの基
板電位が決定される。
【０１５７】同じ製造プロセス、チャネル長、チャネル
幅のnMOSトランジスタの飽和電流が、pMOSトランジスタ
の飽和電流に対してほぼ２倍であったため、従来のCMOS
回路では、pMOSトランジスタのチャネル幅をnMOSトラン
ジスタのチャネル幅に対してほぼ２倍にし、信号の立ち
上がり時間と立ち下がり時間を一致させていた。
【０１５８】しかし、本提案の半導体集積回路では、チ
ャネル幅を最適化することでnMOSトランジスタとpMOSト
ランジスタの飽和電流を合わすのではなく、両トランジ
スタの基板電位を制御し、両トランジスタのしきい値電
位を合わすことで、信号の立ち上がり時間と立ち下がり
時間を一致させる。このため、pMOSトランジスタのチャ
ネル幅を大きくすることで生じた無駄な負荷容量の増加
を抑制することができる。
【０１５９】また、図１７に示す従来のばらつき補償回
路では、半導体製造プロセスに３重ウェル構造を必要と
し、従って製造コストの増大を招いた。一方、図８に示
す本発明の半導体集積回路では、２重ウェル構造を用い
て実現でき、nMOSトランジスタとpMOSトランジスタのし
きい値のばらつきを従来と同様に補正できる。
【０１６０】さらに、図８の半導体集積回路を２組用意
し、第１のサブ電源線と第２のサブ電源線を共通とした
場合、しきい値の異なった複数の種類のnMOSトランジス
タとpMOSトランジスタを、製造プロセスの工程数の増加
をすることなしに実現できる。また、図８の半導体集積
回路において、第１の電源301と第２の電源302をそれぞ
れ第３の電源303と第４の電源304と共通とすることによ
っても同様の効果が得られる。
【０１６１】
【実施例９】図９は、本発明の第９の実施例の半導体集
積回路を示す回路図である。
【０１６２】図９を参照して、本実施例の半導体集積回
路は、基板端子を第４の電源304に接続し、ドレイン端
子とゲート端子を第１の内部電源線202に接続したサン
プルnMOSトランジスタ110と、サンプルnMOSトランジス
タ110のソース端子と第２の内部信号線205との間に流れ
る電流に対応する信号を出力する第１の電流検出回路10
7と、第１の電流検出回路107の出力信号の増減に対応し
て第２の電源302からの電位差が変化する出力電圧を生
成し、第２の内部電源線205に供給する第２の電圧変換
回路106と、クロック信号線201から得られる信号を入力
とし入力信号をある遅延時間を経て出力する第１の遅延
回路114と、クロック信号線201から得られる信号を入力
とし入力信号をある遅延時間を経て出力する第２の遅延
回路115と、第１の遅延回路114の出力信号との第２の遅
延回路115の出力信号との位相差に対応する信号を出力
する位相比較回路111と、位相比較回路111の出力信号を
入力信号とするチャージポンプ回路112と、チャージポ
ンプ回路112の出力信号を入力信号とするローパスフィ
ルタ回路113と、ローパスフィルタ回路113の出力信号の
増減に対応して第１の電源301からの電位差が変化する
出力電圧を生成し、第１の内部電源線202に供給する第
１の電圧変換回路105と、第３の電源303に接続された第
１のサブ電源線203と、第４の電源304に接続された第２
のサブ電源線204とから構成される。
【０１６３】第１の遅延回路114は、第１の電圧変換回
路105の出力電圧と第２の電圧変換回路106の出力電圧と
の電位差に相当する電源電圧で動作し、第３の電源303
をpMOSトランジスタの基板電圧とし、第４の電源304をn
MOSトランジスタの基板電圧としたpMOSトランジスタとn
MOSトランジスタにより構成される複数の基本ゲート回
路により構成され、pMOSトランジスタのゲート幅がnMOS
トランジスタのゲート幅に対して十分大きく設定されて
いる。
【０１６４】第２の遅延回路115は、第１の電圧変換回
路105の出力電圧と第２の電圧変換回路106の出力電圧と
の電位差に相当する電源電圧で動作し、第３の電源303
をpMOSトランジスタの基板電圧とし、第４の電源304をn
MOSトランジスタの基板電圧としたpMOSトランジスタとn
MOSトランジスタにより構成される複数の基本ゲート回
路により構成され、nMOSトランジスタのゲート幅がpMOS
トランジスタのゲート幅に対して十分大きく設定されて
いる。
【０１６５】図１０に本実施例の位相比較回路111の構
成例、図１１に本実施例のチャージポンプ回路112の構
成例、図１２に本実施例のローパスフィルタ回路113の
構成例、図１３に本実施例の第１および第２の遅延回路
114、115の構成例をそれぞれ示す。また図１４、図１５
に本実施例の第１、第２の電圧変換回路105、106の構成
例を示す。図１６に本実施例の電流検出回路107の構成
例を示す。
【０１６６】図９を参照して、本実施例の半導体集積回
路は、第１の遅延回路114と第２の遅延回路115の入出力
間の遅延時間が同じになるように位相比較回路111、チ
ャージポンプ回路112、ローパスフィルタ回路113、第１
の電圧変換回路105を用いて制御される。また、サンプ
ルnMOSトランジスタ110のオン電流が所望の値となるよ
うに第１の電流検出回路107、第２の電圧変換回路106を
用いて制御される。
【０１６７】いま、遅延回路114、115を構成するインバ
ータ回路は、pMOSトランジスタとnMOSトランジスタの基
板電圧を第３の電源303および第４の電源304からそれぞ
れ得ている。さらに、pMOSトランジスタのソース電位と
nMOSトランジスタのソース電位を第１の内部電源線202
と第２の内部電源線203からそれぞれ得ている。
【０１６８】さらに、第１の内部電源線202の電位は、
第１の電圧変換回路105によって第１の電源301から生成
され、第２の内部電源線205の電位は、第２の電圧変換
回路106によって第２の電源302から生成される。
【０１６９】nMOSトランジスタにおいて、ソース電位に
対して基板電位が低い場合、しきい値電圧が大きくな
り、逆にソース電位に対して基板電位が高い場合、しき
い値電圧が小さくなる。また、pMOSトランジスタにおい
て、ソース電位に対して基板電位が低い場合、しきい値
電圧が小さくなり、逆にソース電位に対して基板電位が
高い場合、しきい値電圧が大きくなる。したがって、第
１の電圧変換回路105と第２の電圧変換回路106によって
遅延回路114、115の入出力間の遅延時間、サンプルnMOS
トランジスタ110のオン電流を制御できる。
【０１７０】いま、第１の内部電源線202と第２の内部
電源線205をそれぞれ電源電位とグランド電位とし、第
１のサブ電源線と第２のサブ電源線をそれぞれpMOSトラ
ンジスタの基板電位とnMOSトランジスタの基板電位とし
たCMOS回路により構成されるシステムを考える。
【０１７１】第１の遅延回路114を構成しているpMOSト
ランジスタのゲート幅がのシステムで使用するnMOSトラ
ンジスタのゲート幅に対して十分大きいため、システム
のnMOSトランジスタの動作速度を代表し、第２の遅延回
路115を構成しているnMOSトランジスタのゲート幅がシ
ステムで使用するpMOSトランジスタのゲート幅に対して
十分大きいため、システムのpMOSトランジスタの動作速
度を代表する。
【０１７２】位相比較回路111、チャージポンプ回路11
2、ローパスフィルタ回路113を用いて、遅延回路114、1
15の入出力間の遅延時間が同じとなるように第１の電圧
変換回路105を制御し、さらに第１の電流検出回路107を
用いて、サンプルnMOSトランジスタのオン電流が所望の
値となるように、第２の電圧変換回路106を制御したと
き、システムは、MOSトランジスタのチャネル長やチャ
ネル幅、酸化膜厚等のデバイスばらつき、電源電圧、温
度等の動作環境変化によりMOSトランジスタの特性が変
動しても、システムを構成する基本ゲート回路の遅延特
性を代表させた遅延回路114、115の入出力間遅延時間お
よびサンプルnMOSトランジスタ110のオン電流が所望の
動作速度になるようにMOSトランジスタの基板電位を制
御するため、先のデバイスばらつきや動作環境変化を補
償できる。
【０１７３】さらに、位相比較回路111、チャージポン
プ回路112、ローパスフィルタ回路113を用いて、第１の
遅延回路114と第２の遅延回路115の入出力間の遅延時間
を等しくなるように第１の電圧変換回路105を制御した
とき、第１の遅延回路114を構成するnMOSトランジスタ
と第２の遅延時間115を構成するpMOSトランジスタの動
作速度が一致するように、それぞれのトランジスタの基
板電位が決定される。
【０１７４】同じ製造プロセス、チャネル長、チャネル
幅のnMOSトランジスタの飽和電流が、pMOSトランジスタ
の飽和電流に対してほぼ２倍であったため、従来のCMOS
回路では、pMOSトランジスタのチャネル幅をnMOSトラン
ジスタのチャネル幅に対してほぼ２倍にし、信号の立ち
上がり時間と立ち下がり時間を一致させていた。
【０１７５】しかし、本提案の半導体集積回路では、チ
ャネル幅を最適化することでnMOSトランジスタとpMOSト
ランジスタの飽和電流を合わすのではなく、両トランジ
スタの基板電位を制御し、両トランジスタのしきい値電
位を合わすことで、信号の立ち上がり時間と立ち下がり
時間を一致させる。このため、pMOSトランジスタのチャ
ネル幅を大きくすることで生じた無駄な負荷容量の増加
を抑制することができる。
【０１７６】また、図１７に示す従来のばらつき補償回
路では、半導体製造プロセスに３重ウェル構造を必要と
し、従って製造コストの増大を招いた。一方、図９に示
す本発明の半導体集積回路では、２重ウェル構造を用い
て実現でき、nMOSトランジスタとpMOSトランジスタのし
きい値のばらつきを従来と同様に補正できる。
【０１７７】さらに、図９の半導体集積回路を２組用意
し、第１のサブ電源線と第２のサブ電源線を共通とした
場合、しきい値の異なった複数の種類のnMOSトランジス
タとpMOSトランジスタを、製造プロセスの工程数の増加
をすることなしに実現できる。
【０１７８】また、図９の半導体集積回路において、第
１の電源301と第２の電源302をそれぞれ第３の電源303
と第４の電源304と共通とすることによっても同様の効
果が得られる。
【０１７９】図１、図２、 図４〜図９にそれぞれ示し
た第１、２、４〜９の各実施例の半導体集積回路におい
て、電圧変換回路は位相比較回路の出力信号をチャージ
ポンプ回路とローパスフィルタ回路を通して得られる信
号により制御したが、位相比較回路が直接電圧変換回路
を制御するようにしても、上記効果が得られる。
【０１８０】以上、本発明を上記各実施例に即して説明
したが、本発明は上記態様に限定されるものでなく、本
発明の原理に準ずる各種態様を含むことは勿論である。
特に、図１０〜図１６に示した位相比較回路、チャージ
ポンプ回路、ローパスフィルタ回路、遅延回路、電圧変
換回路、電流検出回路の各回路構成は、本発明の実施例
を説明するためのものであり、本発明を何等限定するも
のではない。
【０１８１】
【発明の効果】以上説明したように、本発明のばらつき
補償技術による半導体集積回路は、電源電圧をMOSトラ
ンジスタの基板電位とは別に電圧変換回路を介して得る
ことにより、位相同期ループ(PLL)技術とMOSトランジス
タの基板効果を利用して、特にデバイスばらつきや、動
作環境変化によらず所望の動作速度を得るための半導体
集積回路を実現することが可能とされ、また半導体製造
プロセスを複雑にすることなく、複数のしきい値電圧を
持つトランジスタを利用できる半導体集積回路を提供す
ることが可能とされ、さらにトランジスタのチャネル幅
によらずnMOSトランジスタとpMOSトランジスタの駆動電
流を同じにできるため、nMOSトランジスタとpMOSトラン
ジスタのチャネル幅を、そのプロセス技術で実現できる
最小サイズにして設計し消費電力を削減した半導体集積
回路を提供できる。
【０１８２】具体的には、本発明においては、標準的な
負荷をもったインバータ等の基本ゲート回路を直列に接
続し、その入出力時間が所望の遅延時間となるように位
相同期ループ技術を用いて制御する。基本ゲート回路の
遅延時間は、MOSトランジスタの基板効果を利用してト
ランジスタのしきい値電圧を制御することで行う。
【０１８３】従来のCMOS半導体集積回路では、例えばイ
ンバータ回路では、nMOSトランジスタの基板端子とソー
ス端子をグランド電位に、pMOSトランジスタの基板端子
とソース端子を電源電位に固定し動作させたが、本発明
の半導体集積回路においては、例えばインバータ回路で
は、nMOSトランジスタの基板端子をグランド電位に、pM
OSトランジスタの基板端子を電源電位に固定し、nMOSト
ランジスタのソース端子およびpMOSトランジスタのソー
ス端子をそれぞれ位相同期ループ(PLL)技術によって制
御された電圧変換回路が生成する電位によって動作させ
る。
【０１８４】また、本発明では、nMOS側のソース電位を
生成する電圧変換回路の制御をサンプルnMOSのオン電流
を検知し、さらにpMOS側のソース電位を生成する電圧変
換回路の制御をサンプルpMOSのオン電流を検知すること
でも同様の効果を得ることができる。
【０１８５】さらに、本発明によれば、nMOSトランジス
タのチャネル幅をpMOSトランジスタのチャネル幅より十
分大きくしたインバータ回路を直列に接続した回路と、
pMOSトランジスタのチャネル幅をnMOSトランジスタのチ
ャネル幅より十分大きくしたインバータ回路を直列に接
続した回路とで、その入出力時間が所望の遅延時間とな
るように位相同期ループ技術を用いてのnMOSトランジス
タのソース側およびpMOSトランジスタのソース側電圧変
換回路をそれぞれ制御した場合、トランジスタのチャネ
ル幅によらずnMOSトランジスタとpMOSトランジスタの駆
動電流が同じになるようにそれぞれのしきい値電圧が決
定されるため、nMOSトランジスタとpMOSトランジスタの
チャネル幅を、そのプロセス技術で実現できる最小サイ
ズにして設計し、消費電力の削減を達成した半導体集積
回路を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体集積回路のブロ
ック構成を示す図である。
【図２】本発明の第２の実施例の半導体集積回路のブロ
ック構成を示す図である。
【図３】本発明の第３の実施例の半導体集積回路のブロ
ック構成を示す図である。
【図４】本発明の第４の実施例の半導体集積回路のブロ
ック構成を示す図である。
【図５】本発明の第５の実施例の半導体集積回路のブロ
ック構成を示す図である。
【図６】本発明の第６の実施例の半導体集積回路のブロ
ック構成を示す図である。
【図７】本発明の第７の実施例の半導体集積回路のブロ
ック構成を示す図である。
【図８】本発明の第８の実施例の半導体集積回路のブロ
ック構成を示す図である。
【図９】本発明の第９の実施例の半導体集積回路のブロ
ック構成を示す図である。
【図１０】本発明における位相比較回路の回路構成の一
例を示す図である。
【図１１】本発明におけるチャージポンプ回路の回路構
成の一例を示す図である。
【図１２】本発明におけるローパスフィルタ回路の構成
例を示す図である。
【図１３】本発明における遅延回路の回路構成の一例を
示す図である。
【図１４】本発明における電圧変換回路の回路構成の一
例を示す図である。
【図１５】本発明における電圧変換回路の回路構成の一
例を示す図である。
【図１６】本発明における電流検出回路の回路構成の一
例を示す図である。
【図１７】従来のばらつき補正回路の構成を示すブロッ
ク図である。
【符号の説明】
101、 111 位相比較回路 102、 112 チャージポンプ回路 103、 113 ローパスフィルタ回路 104、 114、 115 遅延回路 105、 106 電圧変換回路 107、 108 電流検出回路 109 サンプルpMOSトランジスタ 110 サンプルnMOSトランジスタ 201 クロック信号線 202、 205 内部電源線 203、 204 サブ電源線 301、 302、 303、 304 電源

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】クロック信号線から得られる信号を入力信
    号とし、第１の電圧変換回路の出力電圧と第２の電源と
    の電位差に相当する電源電圧で動作し、第３の電源をpM
    OSトランジスタの基板電圧とし、第４の電源をnMOSトラ
    ンジスタの基板電圧としたpMOSトランジスタとnMOSトラ
    ンジスタによりなる複数の基本ゲート回路により構成さ
    れ、前記入力信号を所定時間を遅延させて出力する遅延
    回路と、 前記クロック信号線から得られる信号の位相と前記遅延
    回路の出力信号の位相差に対応する信号を出力する位相
    比較回路と、 前記位相比較回路の出力信号を入力とするチャージポン
    プ回路と、 前記チャージポンプ回路の出力信号を入力とするローパ
    スフィルタ回路と、 前記ローパスフィルタ回路の出力信号の増減に対応して
    第１の電源からの電位差が変化する出力電圧を生成し、
    第１の内部信号線に供給する第１の電圧変換回路と、 前記第３の電源に接続された第１のサブ電源線と、 前記第４の電源に接続された第２のサブ電源線と、 を備えたことを特徴とする半導体集積回路。
  2. 【請求項２】クロック信号線から得られる信号を入力信
    号とし、第１の電源と第２の電圧変換回路の出力電圧と
    の電位差に相当する電源電圧で動作し、第３の電源をpM
    OSトランジスタの基板電圧とし、第４の電源をnMOSトラ
    ンジスタの基板電圧としたpMOSトランジスタとnMOSトラ
    ンジスタによりなる複数の基本ゲート回路により構成さ
    れ、前記入力信号を所定時間を遅延させて出力する遅延
    回路と、 前記クロック信号線から得られる信号の位相と前記遅延
    回路の出力信号の位相差に対応する信号を出力する位相
    比較回路と、 前記位相比較回路の出力信号を入力とするチャージポン
    プ回路と、 前記チャージポンプ回路の出力信号を入力とするローパ
    スフィルタ回路と、 前記ローパスフィルタ回路の出力信号の増減に対応して
    第２の電源からの電位差が変化する出力電圧を生成し、
    第２の内部信号線に供給する第２の電圧変換回路と、 前記第３の電源に接続された第１のサブ電源線と、 前記第４の電源に接続された第２のサブ電源線と、 を備えたことを特徴とする半導体集積回路。
  3. 【請求項３】基板端子を第３の電源に接続し、ドレイン
    端子とゲート端子を第２の内部電源線に接続したサンプ
    ルpMOSトランジスタと、 前記サンプルpMOSトランジスタのソース端子と第１の内
    部電源線との間に流れる電流に対応する信号を出力する
    第１の電流検出回路と、 前記第１の電流検出回路の出力信号の増減に対応して第
    １の電源からの電位差が変化する出力電圧を生成し、前
    記第１の内部電源線に供給する第１の電圧変換回路と、 基板端子を第４の電源に接続し、ドレイン端子とゲート
    端子を前記第１の内部電源線に接続したサンプルnMOSト
    ランジスタと、 前記サンプルnMOSトランジスタのソース端子と前記第２
    の内部電源線との間に流れる電流に対応する信号を出力
    する第２の電流検出回路と、 前記第２の電流検出回路の出力信号の増減に対応して第
    ２の電源からの電位差が変化する出力電圧を生成し、第
    ２の内部電源線に供給する第２の電圧変換回路と、 前記第３の電源に接続された第１のサブ電源線と、 前記第４の電源に接続された第２のサブ電源線と、 を備えたことを特徴とする半導体集積回路。
  4. 【請求項４】クロック信号線から得られる信号を入力信
    号とし、第１の電圧変換回路の出力電圧と第２の電圧変
    換回路の出力電圧との電位差に相当する電源電圧で動作
    し、第３の電源をpMOSトランジスタの基板電圧とし、第
    ４の電源をnMOSトランジスタの基板電圧としたpMOSトラ
    ンジスタとnMOSトランジスタにより構成される複数の基
    本ゲート回路により構成され、前記入力信号を所定の遅
    延時間を経て出力する遅延回路と、 前記クロック信号線から得られる信号の位相と前記遅延
    回路の出力信号の位相差に対応する信号を出力する位相
    比較回路と、 前記位相比較回路の出力信号を入力とするチャージポン
    プ回路と、 前記チャージポンプ回路の出力信号を入力とするローパ
    スフィルタ回路と、 前記ローパスフィルタ回路の出力信号の増減に対応して
    第２の電源からの電位差が変化する出力電圧を生成し、
    第２の内部電源線に供給する第２の電圧変換回路と、 基板端子を前記第３の電源に接続し、ドレイン端子とゲ
    ート端子を前記第２の内部電源線に接続したサンプルpM
    OSトランジスタと、 前記サンプルpMOSトランジスタのソース端子と第１の内
    部電源線との間に流れる電流に対応する信号を出力する
    第１の電流検出回路と、 前記第１の電流検出回路の出力信号の増減に対応して第
    １の電源からの電位差が変化する出力電圧を生成し、前
    記第１の内部電源線に供給する第１の電圧変換回路と、 前記第３の電源に接続された第１のサブ電源線と、 前記第４の電源に接続された第２のサブ電源線と、 を備えたことを特徴とする半導体集積回路。
  5. 【請求項５】クロック信号線から得られる信号を入力信
    号とし、第１の電圧変換回路の出力電圧と第２の電圧変
    換回路の出力電圧との電位差に相当する電源電圧で動作
    し、第３の電源をpMOSトランジスタの基板電圧とし、第
    ４の電源をnMOSトランジスタの基板電圧としたpMOSトラ
    ンジスタとnMOSトランジスタにより構成される複数の基
    本ゲート回路により構成され、前記入力信号を所定の遅
    延時間を経て出力する遅延回路と、 前記クロック信号線から得られる信号の位相と前記遅延
    回路の出力信号の位相差に対応する信号を出力する位相
    比較回路と、 前記位相比較回路の出力信号を入力とするチャージポン
    プ回路と、 前記チャージポンプ回路の出力信号を入力とするローパ
    スフィルタ回路と、 前記ローパスフィルタ回路の出力信号の増減に対応して
    第１の電源からの電位差が変化する出力電圧を生成し、
    第１の内部電源線に供給する第１の電圧変換回路と、 基板端子を第４の電源に接続し、ドレイン端子とゲート
    端子を前記第１の内部電源線に接続したサンプルnMOSト
    ランジスタと、 前記サンプルnMOSトランジスタのソース端子と第２の内
    部電源線との間に流れる電流に対応する信号を出力する
    第２の電流検出回路と、 前記第２の電流検出回路の出力信号の増減に対応して第
    ２の電源からの電位差が変化する出力電圧を生成し、前
    記第２の内部電源線に供給する第２の電圧変換回路と、 前記第３の電源に接続された第１のサブ電源線と、 前記第４の電源に接続された第２のサブ電源線と、 を備えたことを特徴とする半導体集積回路。
  6. 【請求項６】クロック信号線から得られる信号を入力信
    号とし、第１の電圧変換回路の出力電圧と第２の電圧変
    換回路の出力電圧との電位差に相当する電源電圧で動作
    し、第３の電源をpMOSトランジスタの基板電圧とし、第
    ４の電源をnMOSトランジスタの基板電圧としたpMOSトラ
    ンジスタとnMOSトランジスタにより構成される複数の基
    本ゲート回路により構成され、前記入力信号を所定の遅
    延時間を経て出力する第１の遅延回路と、 前記クロック信号線から得られる信号の位相と前記第１
    の遅延回路の出力信号の位相差に対応する信号を出力す
    る第１の位相比較回路と、 前記第１の位相比較回路の出力信号を入力とする第１の
    チャージポンプ回路と、 前記第１のチャージポンプ回路の出力信号を入力とする
    第１のローパスフィルタ回路と、 前記第１のローパスフィルタ回路の出力信号の増減に対
    応して第２の電源からの電位差が変化する出力電圧を生
    成し、第２の内部電源線に供給する第２の電圧変換回路
    と、 前記クロック信号線から得られる信号を入力信号とし、
    前記第１の電圧変換回路の出力電圧と前記第２の電圧変
    換回路の出力電圧との電位差に相当する電源電圧で動作
    し、前記第３の電源をpMOSトランジスタの基板電圧と
    し、前記第４の電源をnMOSトランジスタの基板電圧とし
    たpMOSトランジスタとnMOSトランジスタにより構成され
    る複数の基本ゲート回路により構成され、前記pMOSトラ
    ンジスタのゲート幅は前記nMOSトランジスタのゲート幅
    に対して十分大とされ、前記入力信号を所定の遅延時間
    を経て出力する第２の遅延回路と、 前記クロック信号線から得られる信号を入力信号とし、
    前記第１の電圧変換回路の出力電圧と前記第２の電圧変
    換回路の出力電圧との電位差に相当する電源電圧で動作
    し、前記第３の電源をpMOSトランジスタの基板電圧と
    し、前記第４の電源をnMOSトランジスタの基板電圧とし
    たpMOSトランジスタとnMOSトランジスタにより構成され
    る複数の基本ゲート回路により構成され、前記nMOSトラ
    ンジスタのゲート幅は前記pMOSトランジスタのゲート幅
    に対して十分大とされ、前記入力信号を所定の遅延時間
    を経て出力する第３の遅延回路と、 前記第２の遅延回路の出力信号と前記第３の遅延回路の
    出力信号との位相差に対応する信号を出力する第２の位
    相比較回路と、 前記第２の位相比較回路の出力信号を入力とする第２の
    チャージポンプ回路と、 前記第２のチャージポンプ回路の出力信号を入力とする
    第２のローパスフィルタ回路と、 前記第２のローパスフィルタ回路の出力信号の増減に対
    応して第１の電源からの電位差が変化する出力電圧を生
    成し、第１の内部電源線に供給する第１の電圧変換回路
    と、 前記第３の電源に接続された第１のサブ電源線と、 前記第４の電源に接続された第２のサブ電源線と、 を備えたことを特徴とする半導体集積回路。
  7. 【請求項７】クロック信号線から得られる信号を入力信
    号とし、第１の電圧変換回路の出力電圧と第２の電圧変
    換回路の出力電圧との電位差に相当する電源電圧で動作
    し、第３の電源をpMOSトランジスタの基板電圧とし、第
    ４の電源をnMOSトランジスタの基板電圧としたpMOSトラ
    ンジスタとnMOSトランジスタにより構成される複数の基
    本ゲート回路により構成され、前記入力信号を所定の遅
    延時間を経て出力する第１の遅延回路と、 前記クロック信号線から得られる信号の位相と前記第１
    の遅延回路の出力信号の位相差に対応する信号を出力す
    る第１の位相比較回路と、 前記第１の位相比較回路の出力信号を入力とする第１の
    チャージポンプ回路と、 前記第１のチャージポンプ回路の出力信号を入力とする
    第１のローパスフィルタ回路と、 前記第１のローパスフィルタ回路の出力信号の増減に対
    応して第１の電源からの電位差が変化する出力電圧を生
    成し、第１の内部電源線に供給する第１の電圧変換回路
    と、 前記クロック信号線から得られる信号を入力信号とし、
    前記第１の電圧変換回路の出力電圧と前記第２の電圧変
    換回路の出力電圧との電位差に相当する電源電圧で動作
    し、前記第３の電源をpMOSトランジスタの基板電圧と
    し、前記第４の電源をnMOSトランジスタの基板電圧とし
    たpMOSトランジスタとnMOSトランジスタにより構成され
    る複数の基本ゲート回路により構成され、前記pMOSトラ
    ンジスタのゲート幅は前記nMOSトランジスタのゲート幅
    に対して十分大とされ、前記入力信号を所定の遅延時間
    を経て出力する第２の遅延回路と、 前記クロック信号線から得られる信号を入力信号とし、
    前記第１の電圧変換回路の出力電圧と前記第２の電圧変
    換回路の出力電圧との電位差に相当する電源電圧で動作
    し、前記第３の電源をpMOSトランジスタの基板電圧と
    し、前記第４の電源をnMOSトランジスタの基板電圧とし
    たpMOSトランジスタとnMOSトランジスタにより構成され
    る複数の基本ゲート回路により構成され、前記nMOSトラ
    ンジスタのゲート幅は前記pMOSトランジスタのゲート幅
    に対して十分大とされ、前記入力信号を所定の遅延時間
    を経て出力する第３の遅延回路と、 前記第２の遅延回路の出力信号と前記第３の遅延回路の
    出力信号との位相差に対応する信号を出力する第２の位
    相比較回路と、 前記第２の位相比較回路の出力信号を入力とする第２の
    チャージポンプ回路と、 前記第２のチャージポンプ回路の出力信号を入力とする
    第２のローパスフィルタ回路と、 前記第２のローパスフィルタ回路の出力信号の増減に対
    応して第２の電源からの電位差が変化する出力電圧を生
    成し、第２の内部電源線に供給する第２の電圧変換回路
    と、 前記第３の電源に接続された第１のサブ電源線と、 前記第４の電源に接続された第２のサブ電源線と、 を備えたことを特徴とする半導体集積回路。
  8. 【請求項８】基板端子を第３の電源に接続し、ドレイン
    端子とゲート端子を第２の内部電源線に接続したサンプ
    ルpMOSトランジスタと、 前記サンプルpMOSトランジスタのソース端子と第１の内
    部電源線との間に流れる電流に対応する信号を出力する
    第１の電流検出回路と、 前記第１の電流検出回路の出力信号の増減に対応して第
    １の電源からの電位差が変化する出力電圧を生成し、第
    １の内部電源線に供給する第１の電圧変換回路と、 クロック信号線から得られる信号を入力信号とし、前記
    第１の電圧変換回路の出力電圧と第２の電圧変換回路の
    出力電圧との電位差に相当する電源電圧で動作し、第３
    の電源をpMOSトランジスタの基板電圧とし、第４の電源
    をnMOSトランジスタの基板電圧としたpMOSトランジスタ
    とnMOSトランジスタにより構成される複数の基本ゲート
    回路により構成され、前記pMOSトランジスタのゲート幅
    は前記nMOSトランジスタのゲート幅に対して十分大とさ
    れ、前記入力信号を所定の遅延時間を経て出力する第１
    の遅延回路と、 前記クロック信号線から得られる信号を入力信号とし、
    前記第１の電圧変換回路の出力電圧と前記第２の電圧変
    換回路の出力電圧との電位差に相当する電源電圧で動作
    し、前記第３の電源をpMOSトランジスタの基板電圧と
    し、前記第４の電源をnMOSトランジスタの基板電圧とし
    たpMOSトランジスタとnMOSトランジスタにより構成され
    る複数の基本ゲート回路により構成され、前記nMOSトラ
    ンジスタのゲート幅は前記pMOSトランジスタのゲート幅
    に対して十分大とされ、前記入力信号を所定の遅延時間
    を経て出力する第２の遅延回路と、 前記第１の遅延回路の出力信号と前記第２の遅延回路の
    出力信号との位相差に対応する信号を出力する位相比較
    回路と、 前記位相比較回路の出力信号を入力とするチャージポン
    プ回路と、 前記チャージポンプ回路の出力信号を入力とするローパ
    スフィルタ回路と、 前記ローパスフィルタ回路の出力信号の増減に対応して
    第２の電源からの電位差が変化する出力電圧を生成し、
    第２の内部電源線に供給する第２の電圧変換回路と、 前記第３の電源に接続された第１のサブ電源線と、 前記第４の電源に接続された第２のサブ電源線と、 を備えたことを特徴とする半導体集積回路。
  9. 【請求項９】基板端子を第４の電源に接続し、ドレイン
    端子とゲート端子を第１の内部電源線に接続したサンプ
    ルnMOSトランジスタと、 前記サンプルnMOSトランジスタのソース端子と第２の内
    部電源線との間に流れる電流に対応する信号を出力する
    第１の電流検出回路と、 前記第１の電流検出回路の出力信号の増減に対応して第
    ２の電源からの電位差が変化する出力電圧を生成し、第
    ２の内部電源線に供給する第２の電圧変換回路と、 クロック信号線から得られる信号を入力信号とし、第１
    の電圧変換回路の出力電圧と前記第２の電圧変換回路の
    出力電圧との電位差に相当する電源電圧で動作し、第３
    の電源をpMOSトランジスタの基板電圧とし、第４の電源
    をnMOSトランジスタの基板電圧としたpMOSトランジスタ
    とnMOSトランジスタにより構成される複数の基本ゲート
    回路により構成され、前記pMOSトランジスタのゲート幅
    は前記nMOSトランジスタのゲート幅に対して十分大とさ
    れ、前記入力信号を所定の遅延時間を経て出力する第１
    の遅延回路と、 前記クロック信号線から得られる信号を入力信号とし、
    前記第１の電圧変換回路の出力電圧と前記第２の電圧変
    換回路の出力電圧との電位差に相当する電源電圧で動作
    し、前記第３の電源をpMOSトランジスタの基板電圧と
    し、前記第４の電源をnMOSトランジスタの基板電圧とし
    たpMOSトランジスタとnMOSトランジスタにより構成され
    る複数の基本ゲート回路により構成され、前記nMOSトラ
    ンジスタのゲート幅は前記pMOSトランジスタのゲート幅
    に対して十分大とされ、前記入力信号を所定の遅延時間
    を経て出力する第２の遅延回路と、 前記第１の遅延回路の出力信号と前記第２の遅延回路の
    出力信号との位相差に対応する信号を出力する位相比較
    回路と、 前記位相比較回路の出力信号を入力とするチャージポン
    プ回路と、 前記チャージポンプ回路の出力信号を入力とするローパ
    スフィルタ回路と、 前記ローパスフィルタ回路の出力信号の増減に対応して
    第１の電源からの電位差が変化する出力電圧を生成し、
    第１の内部電源線に供給する第１の電圧変換回路と、 前記第３の電源に接続された第１のサブ電源線と、 前記第４の電源に接続された第２のサブ電源線と、 を備えたことを特徴とする半導体集積回路。
  10. 【請求項１０】前記第３の電源の代わりに前記第１の電
    源を用い、及び／又は、前記第４の電源の代わりに前記
    第２の電源を用いたことを特徴とする請求項１〜９のい
    ずれか一に記載の半導体集積回路。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6075397A (en) * 1997-10-24 2000-06-13 Nec Corporation Semiconductor integrated circuit
KR100418009B1 (ko) * 1998-12-22 2004-02-11 산요덴키가부시키가이샤 위상 동기 루프, 및 이것에 이용하는 차지펌프 회로와 전압 제어 발진기
US6810497B2 (en) 2000-01-24 2004-10-26 Nec Electronics Corporation Semiconductor integrated circuit compensating variations of delay time
US7221131B2 (en) 2004-12-28 2007-05-22 Fujitsu Limited Control circuit for DC-DC converter in semiconductor integrated circuit device

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6489833B1 (en) * 1995-03-29 2002-12-03 Hitachi, Ltd. Semiconductor integrated circuit device
JP3694998B2 (ja) * 1996-08-05 2005-09-14 ソニー株式会社 電圧発生回路
US5999576A (en) * 1997-07-14 1999-12-07 Realtek Semiconductor Corp. Delay-locked loop for data recovery
CA2263061C (en) * 1999-02-26 2011-01-25 Ki-Jun Lee Dual control analog delay element
US6229364B1 (en) * 1999-03-23 2001-05-08 Infineon Technologies North America Corp. Frequency range trimming for a delay line
US6114876A (en) * 1999-05-20 2000-09-05 Pericom Semiconductor Corp. Translator switch transistor with output voltage adjusted to match a reference by controlling gate and substrate charge pumps
JP2001297585A (ja) * 2000-04-18 2001-10-26 Mitsubishi Electric Corp クロック発生回路およびそれを備える半導体記憶装置
DE10022268B4 (de) * 2000-05-08 2005-03-31 Infineon Technologies Ag Halbleiterbauelement mit zwei Halbleiterkörpern in einem gemeinsamen Gehäuse
US20050052219A1 (en) * 2003-09-04 2005-03-10 Butler Douglas Blaine Integrated circuit transistor body bias regulation circuit and method for low voltage applications
JP2006211064A (ja) * 2005-01-26 2006-08-10 Nec Corp 論理回路の特性調整回路及びその方法並びにそれを用いた半導体集積回路
JP2006217540A (ja) * 2005-02-07 2006-08-17 Fujitsu Ltd 半導体集積回路および半導体集積回路の制御方法
US20070047364A1 (en) * 2005-08-31 2007-03-01 International Business Machines Corporation Methods and apparatus for varying a supply voltage or reference voltage using independent control of diode voltage in asymmetrical double-gate devices
WO2010060093A2 (en) * 2008-11-24 2010-05-27 Ip Technologies, Inc. Solid state relay controller
US7973594B2 (en) * 2009-02-05 2011-07-05 Indian Institute Of Science Power monitoring for optimizing operation of a circuit
US8258861B2 (en) * 2010-01-08 2012-09-04 Analog Devices, Inc. Systems and methods for minimizing power consumption
KR102211167B1 (ko) * 2014-08-14 2021-02-02 삼성전자주식회사 바디 바이어스 전압 생성기 및 이를 포함하는 시스템-온-칩

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0620471A (ja) * 1992-06-30 1994-01-28 Hitachi Ltd ダイナミック型ｒａｍ
JP2518148B2 (ja) * 1993-03-12 1996-07-24 日本電気株式会社 クロック従属同期方法
US5397934A (en) * 1993-04-05 1995-03-14 National Semiconductor Corporation Apparatus and method for adjusting the threshold voltage of MOS transistors
JP2861749B2 (ja) * 1993-09-30 1999-02-24 日本電気株式会社 出力レベル制御回路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6075397A (en) * 1997-10-24 2000-06-13 Nec Corporation Semiconductor integrated circuit
KR100418009B1 (ko) * 1998-12-22 2004-02-11 산요덴키가부시키가이샤 위상 동기 루프, 및 이것에 이용하는 차지펌프 회로와 전압 제어 발진기
US6810497B2 (en) 2000-01-24 2004-10-26 Nec Electronics Corporation Semiconductor integrated circuit compensating variations of delay time
US7221131B2 (en) 2004-12-28 2007-05-22 Fujitsu Limited Control circuit for DC-DC converter in semiconductor integrated circuit device

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