JP3976165B2 - 電荷ポンプ回路 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に係り、特に遅延同期ループ(Delay Locked Loop、DLL)回路またはデューティサイクル補正回路等に採用される電荷ポンプ回路に関する。
【０００２】
【従来の技術】
電荷ポンプ回路は一種の積分器であって、ある回路のノードが所定の電圧レベルでチャージされる必要がある時に使われる。電荷ポンプ回路が遅延同期ループ回路に使われる場合には、電荷ポンプ回路はポンプアップ制御信号及びポンプダウン制御信号を受信してこれらを積分する動作を行う。電荷ポンプ回路がデューティサイクル補正回路に使われる場合には、電荷ポンプ回路はクロック信号を受信してクロック信号の論理"ハイ"区間をネガティブ(またはポジティブ)傾斜で積分し、クロック信号の論理"ロー"区間をポジティブ(またはネガティブ)傾斜で積分する。これにより電荷ポンプ回路はクロック信号のデューティサイクルが５０%の時は一定の電圧を出力し、５０%以下の時はこれを増加(または減少)させる電圧を出力し、５０%以上の時はこれを減少(または増加)させる電圧を出力する。
【０００３】
様々な形態の電荷ポンプ回路が開発されている。その代表的な電荷ポンプ回路が、John W.PoultonとWilliam J.Dallyが書いた１９９８年にケンブリッジ大学出版(Cambridge University Press)により出版された"Digital System Engineering"の６２６〜６２７ページに詳細に開示されている。また改善された電荷ポンプ回路が１９９５年１２月５日にThomas M.Luichが書いた"Cascode switched charge pump circuit"の米国特許５,４７３,２８３号に開示されている。
【０００４】
図１は"Digital System Engineering"及び米国特許５,４７３,２８３号に開示されている従来の電荷ポンプ回路の例を示す回路図である。
【０００５】
図１に示した従来の電荷ポンプ回路は、プルアップ電流源１０２、該プルアップ電流源１０２と出力ノード１１０との間に連結され、ポンプアップ制御信号PUに応答してスイッチされる第１スイッチング素子１０４、プルダウン電流源１０６、出力ノード１１０と該プルダウン電流源１０６との間に連結されポンプダウン制御信号PDに応答してスイッチされる第２スイッチング素子１０８、基準電流Irefを提供する基準電流源１１６、及び出力ノード１１０に連結され該出力ノード１１０を通じて流れる電流を積分して電圧に変換する積分キャパシタCintを具備する。
【０００６】
プルアップ電流源１０２はPMOSトランジスタ１１２、１１４より構成される電流ミラーを含み、プルダウン電流源１０６はNMOSトランジスタ１１８、１２０より構成される電流ミラーを含む。また第１スイッチング素子１０４はPMOSトランジスタより構成され、第２スイッチング素子１０８はNMOSトランジスタより構成される。
【０００７】
ところが、図１に示した従来の電荷ポンプ回路では、第１スイッチング素子１０４のゲートとドレーンとの間のオーバーラップキャパシタンスCca及び第２スイッチング素子１０８のゲートとドレーンとの間のオーバーラップキャパシタンスCcbによりカップリング現象が生じるという問題点がある。カップリング現象は、入力信号、すなわちポンプアップ制御信号PU及びポンプダウン制御信号PDのレベル値の変化に従ってオーバーラップキャパシタンスCca及びオーバーラップキャパシタンスCcbに起因して出力ノード１１０の信号、すなわち出力信号Voの波形がカップリングされる現象である。
【０００８】
また、図１に示した従来の電荷ポンプ回路では、プルアップ電流源１０２と第１スイッチング素子１０４との接点N１に存在する寄生キャパシタンスCpa及びプルダウン電流源１０６と第２スイッチング素子１０８との接点N２に存在する寄生キャパシタンスCpbにより電荷インジェクション現象が生じるという問題点がある。第１スイッチング素子１０４がターンオンまたはターンオフされる際に接点N１のレベルが電源電圧VCCから出力電圧Voに、または出力電圧Voから電源電圧VCCに不連続的にスイングし、また第２スイッチング素子１０８がターンオンまたはターンオフされる際に接点N２のレベルが接地電圧VCCから出力電圧Voに、または出力電圧Voから接地電圧VCCに不連続的にスイングする。電荷インジェクション現象は、この時に寄生キャパシタンスCpa及び寄生キャパシタンスCpbから電荷がインジェクションされ、このインジェクションされた電荷が積分キャパシタCintの電荷とシェアリングされる現象である。
【０００９】
カップリング現象と電荷インジェクション現象が存在する場合にこれらによる積分誤差が発生しうる。一般的に図１に示した従来の電荷ポンプ回路では、ポンプアップ制御信号PU及びポンプダウン制御信号PDが一周期以上過ぎればカップリング現象はなくなるが、電荷インジェクション現象はなくならない。
【００１０】
図２は、"Digital System Engineering"に開示されている従来の電荷ポンプ回路の他の例を示す回路図であって、これは電荷インジェクションを防止するためのものである。
【００１１】
図２に示した従来の電荷ポンプ回路は、図１に示した電荷ポンプ回路の構成要素以外にプルアップ電流源１０２と補償出力ノード１１１との間に連結され、ポンプアップ制御信号の反転信号/PUに応答してスイッチされるスイッチング素子１０４a、補償出力ノード１１１とプルダウン電流源１０６との間に連結され、ポンプダウン制御信号の反転信号/PDに応答してスイッチされるスイッチング素子１０８a、及び入力端が出力ノード１１０に連結され、出力端が補償出力ノード１１１に連結される単位利得バッファ(Unity Gain Buffer)１２２をさらに具備する。
【００１２】
図２に示した電荷ポンプ回路では、単位利得バッファ１２２により補償出力ノード１１１の電圧と出力ノード１１０の電圧が同一になり、またスイッチング素子１０４とスイッチング素子１０４aの中の一つが常にターンオンされ、スイッチング素子１０８とスイッチング素子１０８aの中の一つが常にターンオンされるので、接点N１のレベルと接点N２のレベルが不連続的にスイングしなくなる。これにより電荷インジェクション現象が防止されうる。
【００１３】
しかし、図２に示した電荷ポンプ回路では、単位利得バッファ１２２の利得とオフセットが理想的でなければならず、またこの応答時間が非常に速くなければならない。すなわち単位利得バッファ１２２の出力抵抗が非常に小さくなければならず、その動作速度が非常に速くなければならない。したがって、これを達成するためには単位利得バッファ１２２のレイアウト面積が非常に大きくなりまた多くの電力を消耗するという短所がある。
【００１４】
【発明が解決しようとする課題】
従って本発明が解決しようとする技術的課題は、レイアウト面積の増加及び電力消耗の増加を抑えながらカップリング現象及び電荷インジェクション現象を防止することができる電荷ポンプ回路を提供することにある。
【００１５】
【課題を解決するための手段】
前記技術的課題を達成するための本発明の一態様によれば、出力ノードにポンプアップ電流をソーシングする第１電流源と、電源電圧ノードと前記第１電流源との間に連結され、ポンプアップ制御信号に応答してスイッチングされる第１スイッチング素子と、前記出力ノードからポンプダウン電流をシンキングする第２電流源と、前記第２電流源と接地電圧ノードとの間に連結され、ポンプダウン制御信号に応答してスイッチングされる第２スイッチング素子とを具備することを特徴とする電荷ポンプ回路が提供される。
【００１６】
前記技術的課題を達成するための本発明の他の態様によれば、一端が前記第１スイッチング素子と前記第１電流源との接点に連結された第１ダミーキャパシタと、一端が前記第２スイッチング素子と前記第２電流源との接点に連結された第２ダミーキャパシタとをさらに具備することを特徴とする電荷ポンプ回路が提供される。
【００１７】
本発明の好適な実施例によれば、前記第１ダミーキャパシタの他端は前記ポンプアップ制御信号の反転信号に連結され、前記第２ダミーキャパシタの他端は前記ポンプダウン制御信号の反転信号に連結されている。
【００１８】
本発明の好適な実施例によれば、前記第１電流源は、所定の基準電流によって前記ポンプアップ電流を提供する電流ミラーを具備することが望ましい。前記第２電流源は、前記所定の基準電流によって前記ポンプダウン電流を提供する電流ミラーを具備することが望ましい。
【００１９】
前記技術的課題を達成するための本発明のまた他の態様によれば、第１ないし第４電流源、第１ないし第４スイッチング素子、第１ないし第４ダミーキャパシタを備えることを特徴とする電荷ポンプ回路が提供される。前記第１電流源は第１出力ノードに第１ポンプアップ電流をソーシングし、前記第２電流源は前記第１出力ノードから第１ポンプダウン電流をシンキングする。前記第１スイッチング素子は電源電圧ノードと前記第１電流源との間に連結され、ポンプアップ制御信号に応答してスイッチングされ、前記第２スイッチング素子は前記第２電流源と接地電圧ノードとの間に連結され、ポンプダウン制御信号に応答してスイッチングされる。前記第３電流源は第２出力ノードに第２ポンプアップ電流をソーシングし、前記第４電流源は前記第２出力ノードから第２ポンプダウン電流をシンキングする。前記第３スイッチング素子は前記電源電圧ノードと前記第３電流源との間に連結され、前記ポンプアップ制御信号の反転信号に応答してスイッチングされ、前記第４スイッチング素子は前記第４電流源と前記接地電圧ノードとの間に連結され、前記ポンプダウン制御信号の反転信号に応答してスイッチングされる。
【００２０】
前記第１ダミーキャパシタは、一端が前記第１スイッチング素子と前記第１電流源との接点に連結され、他端は前記ポンプアップ制御信号の反転信号に連結されている。前記第２ダミーキャパシタは、一端が前記第２スイッチング素子と前記第２電流源との接点に連結され、他端は前記ポンプアップ制御信号の反転信号に連結されている。前記第３ダミーキャパシタは、一端が前記第３スイッチング素子と前記第３電流源との接点に連結され、他端は前記ポンプアップ制御信号の制御信号に連結されている。前記第４ダミーキャパシタは、一端が前記第４スイッチング素子と前記第４電流源との接点に連結され、他端は前記ポンプアップ制御信号の制御信号に連結されている。
【００２１】
本発明の好適な実施例によれば、前記第１電流源は所定の基準電流によって前記第１ポンプアップ電流を提供する電流ミラーを具備することが望ましい。前記第２電流源は、所定の基準電流によって前記第１ポンプダウン電流を提供する電流ミラーを具備することが望ましい。前記第３電流源は、前記所定の基準電流によって前記第２ポンプアップ電流を提供する電流ミラーを具備することが望ましい。前記第４電流源は、前記所定の基準電流によって前記第２ポンプダウン電流を提供する電流ミラーを具備することが望ましい。
【００２２】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施例を示す添付図面及び添付図面に記載された内容を参照しなければならない。
【００２３】
以下、添付した図面を参照して本発明の望ましい実施例を説明することによって本発明を詳細に説明する。各図面に示した同じ参照符号は同じ部材を示す。
【００２４】
図３を参照すれば、本発明の第１実施例に係る電荷ポンプ回路は、プルアップ電流源３０２、第１スイッチング素子３０４、プルダウン電流源３０６、第２スイッチング素子３０８、積分キャパシタCint、及び基準電流源３１６を具備する。
【００２５】
プルアップ電流源３０２は基準電流源３１６から流れる所定の基準電流Irefによって出力ノード３１０にポンプアップ電流Ipuをソーシングする。プルアップ電流源３０２はPMOSトランジスタ３１３、３１４より構成される電流ミラーと、PMOSトランジスタ３１３と電源電圧ノードVDDとの間に接続されゲートに接地電圧VSSが印加されるPMOSトランジスタ３１２とを含む。第１スイッチング素子３０４はPMOSトランジスタより構成され、電源電圧ノードVDDとプルアップ電流源３０２との間に連結されポンプアップ制御信号PUに応答してスイッチングされる。
【００２６】
PMOSトランジスタ３１２のサイズは第１スイッチング素子３０４のPMOSトランジスタのサイズと同一であることが望ましく、PMOSトランジスタ３１３のサイズはPMOSトランジスタ３１４のサイズと同一であることが望ましい。
【００２７】
プルダウン電流源３０６は基準電流源３１６から流れる所定の基準電流Irefによって出力ノード３１０からポンプダウン電流Ipdをシンキングする。プルダウン電流源３０６はNMOSトランジスタ３１９、３２０より構成される電流ミラーと、NMOSトランジスタ３１９と接地電圧ノードVSSとの間に接続されゲートに電源電圧VDDが印加されるNMOSトランジスタ３１８とを含む。第２スイッチング素子３０８はNMOSトランジスタより構成され、接地電圧ノードVSSとプルダウン電流源３０６との間に連結されポンプダウン制御信号PDに応答してスイッチングされる。
【００２８】
NMOSトランジスタ３１８のサイズは第２スイッチング素子３０８のNMOSトランジスタのサイズと同一であることが望ましく、NMOSトランジスタ３１９のサイズはNMOSトランジスタ３２０のサイズと同一であることが望ましい。
【００２９】
積分キャパシタCintは出力ノード３１０と接地電圧ノードVSSとの間に連結され出力ノード３１０を通じて流れる電流を積分して出力電圧信号Voに変換する。
【００３０】
以下、図３を参照して本発明の第１実施例に係る電荷ポンプ回路の動作を詳細に説明する。ここで、PMOSトランジスタ３１２のサイズは第１スイッチング素子３０４のPMOSトランジスタのサイズと同一であり、PMOSトランジスタ３１３のサイズはPMOSトランジスタ３１４のサイズと同一であると仮定する。また、NMOSトランジスタ３１８のサイズは第２スイッチング素子３０８のNMOSトランジスタのサイズと同一であり、NMOSトランジスタ３１９のサイズはNMOSトランジスタ３２０のサイズと同一であると仮定する。
【００３１】
ポンプアップ制御信号PUが論理"ロー"の時は、第１スイッチング素子３０４の抵抗値がPMOSトランジスタ３１２の抵抗値と同一になり、出力ノード３１０には基準電流Irefと同じ値を有するポンプアップ電流Ipuが提供される。これにより出力ノード３１０から出力される信号Voはプルアップされる。一方、ポンプアップ制御信号PUが論理"ハイ"の時は、第１スイッチング素子３０４がターンオフされてポンプアップ電流Ipuが０になる。
【００３２】
ポンプダウン制御信号PDが論理"ハイ"の時は、第２スイッチング素子３０８の抵抗値がNMOSトランジスタ３１８の抵抗値と同一になり、出力ノード３１０から基準電流Irefと同じ値を有するポンプダウン電流Ipdがシンクされる。これにより出力ノード３１０から出力される信号Voはプルダウンされる。一方、ポンプダウン制御信号PDが論理"ロー"の時は、第２スイッチング素子３０８がターンオフされてポンプダウン電流Ipdが０になる。
【００３３】
図４は、図３に示した第１実施例に係る電荷ポンプ回路の動作時における各信号の波形図である。ここで、INはポンプアップ制御信号PU及びポンプダウン制御信号PDを示している。図４は、ポンプアップ制御信号PU及びポンプダウン制御信号PDが同じ場合である。
【００３４】
ここで、第１スイッチング素子３０４とプルアップ電流源３０２との接点N３に存在する寄生キャパシタンスCpa及び第２スイッチング素子３０８とプルダウン電流源３０６との接点N４に存在する寄生キャパシタンスCpbによる電荷インジェクション現象を説明する。
【００３５】
先ず、第１スイッチング素子３０４がターンオンまたはターンオフされることによって接点N３のレベルが変化する。すなわち、第１スイッチング素子３０４がターンオンされる時は接点N３のレベルはほとんど電源電圧VDDになり、第１スイッチング素子３０４がターンオフされる時は接点N３のレベルVn3は次の式（１）で表現される値を有する。
【００３６】
Vn３＝VGP＋|VTP| ・・・（１）
ここで、VGPはPMOSトランジスタ３１４のゲート電圧を示し、VTPはPMOSトランジスタ３１４のスレショルド電圧を示す。PMOSトランジスタ３１２は常にターンオンされているのでVGPは次の式(２)で表現されうる。
【００３７】
VGP＝VCC−VSG ・・・（２）
ここで、VCCは電源電圧を示し、VSGはPMOSトランジスタ３１３のソースとゲートとの間の電圧を示す。式（２）を式（１）に代入すれば第１スイッチング素子３０４がターンオフされる時に接点N３のレベルは次の式（３）で表現される値を有する。
【００３８】
Vn３＝VCC−VSG＋|VTP| ・・・（３）
したがって、図４の波形図に示した接点N３のレベルのスイング幅V１は次の式（４）で表現されうる。
【００３９】
Figure 0003976165
次に、第２スイッチング素子３０８がターンオンまたはターンオフされることによって接点N４のレベルが変化する。すなわち、第２スイッチング素子３０８がターンオンされる時は接点N４のレベルはほとんど接地電圧VSS、すなわち０ボルトになり第２スイッチング素子３０８がターンオフされる時は接点N４のレベルは次の式（５）で表現される値を有する。
【００４０】
Vn４＝VGN−VTN ・・・（５）
ここで、VGNはNMOSトランジスタ３２０のゲート電圧を示し、VTNはNMOSトランジスタ３２０のスレショルド電圧を示す。NMOSトランジスタ３１８は常にターンオンされているのでVGNは次の式（６）で表現されうる。
【００４１】
VGN＝VGS ・・・（６）
ここで、VGSはNMOSトランジスタ３１９のゲートとソースとの間の電圧を示す。式（６）を式（５）に代入すれば第２スイッチング素子３０８がターンオフされる時に接点N４のレベルは次の式（７）で表現される値を有する。
【００４２】
Vn４＝VGS−VTN ・・・（７）
これにより、図４の波形図に示した接点N４のレベルのスイング幅V２は次の式（８）で表現されうる。
【００４３】
V２＝VGS−VTN ・・・（８）
したがって、最終的に接点N３のレベルのスイングと接点N４のレベルのスイングによる電荷インジェクションは次の式（９）で表現されうる。
【００４４】
V１(injection)＋V２(injection)＝(VSG−|VTP|)*Cpa/(Cint＋Cpa)−(VGS−VTN)*Cpb/(Cint＋Cpb) ・・・（９）
ここで、V１(injection)は接点N３のレベルのスイングによる電荷インジェクションを示し、V２(injection)は接点N４のレベルのスイングによる電荷インジェクションを示す。
【００４５】
したがって、第１実施例に係る電荷ポンプ回路では、式（４）及び式（８）から分かるように、接点N３のレベルのスイング幅V１と接点N４のレベルのスイング幅V２が従来の技術に比べて減少する。また、式（９）から分かるように、電荷インジェクションが出力信号Voと独立している。したがって、第１実施例に係る電荷ポンプ回路では、次の式（１０）が成立するように、PMOSトランジスタ３１３、３１４のサイズとNMOSトランジスタ３１９、３２０のサイズを決定したり、ダミーキャパシタンスを接点N３または接点N４に接続してCpaとCpbの値を調節したりすることによって、電荷インジェクションが除去されうる。すなわち電荷インジェクションによる積分誤差が除去されうる。
【００４６】
(VSG−|VTP|)/(VGS−VTN)＝Cpb/Cpa ・・・（１０）
例えばPMOSトランジスタのトランスコンダクタンスパラメータ(Trans conductance parameter、Kp)がNMOSトランジスタのトランスコンダクタンスパラメータKnの１/２の時、PMOSトランジスタ３１４のチャンネル幅をNMOSトランジスタ３２０のチャンネル幅の２倍に決定すれば(VSG−|VTP|)と(VGS−VTN)が同一になり、接点N４のサイズがNMOSトランジスタ３２０のサイズと同一であり常にターンオフされているNMOSトランジスタを接続すればCpaとCpbが同一になる。この場合に式（１０）で示される電荷インジェクションが０になり、したがって電荷インジェクションによる積分誤差が除去されうる。
【００４７】
次に、第１スイッチング素子３０４のゲートとドレーンとのオーバーラップキャパシタンスCca及び第２スイッチング素子３０８のゲートとドレーンとのオーバーラップキャパシタンスCcbによるカップリング現象を説明する。
【００４８】
図３に示した電荷ポンプ回路では、第１スイッチング素子３０４が電源電圧ノードVDDとプルアップ電流源３０２との間に連結されており、第２スイッチング素子３０８が接地電圧ノードVSSとプルダウン電流源３０６との間に連結されているので、PUのレベル及びPDのレベルが各々変化することによってCca及びCcbによるカップリング影響が接点N３または接点N４に及ぶ。
【００４９】
したがって、図４に示した波形図のように、第１スイッチング素子３０４がターンオン状態からターンオフ状態に変わる時点、すなわちINが論理"ロー"から論理"ハイ"に変わる時点において、Ccaによるカップリング影響により接点N３の電圧レベルが瞬間的に増加する。これにより、基準電流Irefより少し大きい電流がPMOSトランジスタ３１４を通じて流れてCpaが放電され始める。したがって、接点N３の電圧レベルは指数関数的に徐々に減少し、PMOSトランジスタ３１４を通じて流れる放電電流の量も徐々に減少して、最終的に接点N３の電圧レベルは式（１）に記載されたようにVGP＋|VTP|になる。
【００５０】
一方、第１スイッチング素子３０４がターンオフ状態からターンオン状態に変わる時点、すなわちINが論理"ハイ"から論理"ロー"に変わる時点では、Ccaによるカップリングの影響により接点N３の電圧レベルが瞬間的に減少する。これにより、第１スイッチング素子３０４のドレーンとソースとの間の電圧VDSが増加するので非常に大きい電流が第１スイッチング素子３０４を通じて流れてCpaが充電され始める。この時の充電電流は非常に大きいので図４に示した波形図のように接点N３の電圧レベルは非常に速く安定する。
【００５１】
また、第２スイッチング素子３０４がターンオン状態からターンオフ状態に、またはターンオフ状態からターンオン状態に変わる場合の動作は前述した動作と類似しているので詳細な動作説明は省略する。
【００５２】
以上のように、第１スイッチング素子３０４と第２スイッチング素子３０４がターンオン状態からターンオフ状態に変わる時点においてPMOSトランジスタ３１４の電流が遮断される速度が遅いので、出力信号Voの波形は線形的ではなく図４に示したように少しのオーバーシュートが生じる。この場合、第１スイッチング素子３０４の遮断動作の速度と第２スイッチング素子３０８の遮断動作の速度が違えば、すなわちCpaの値とCpbの値が違えば積分誤差が発生されうる。
【００５３】
したがって、第１実施例に係る電荷ポンプ回路では、PMOSトランジスタ３１３、３１４のサイズとNMOSトランジスタ３１９、３２０のサイズを調節してCpaの値とCpbの値を同一にすることによってカップリング現象が防止されうる。また、カップリング現象を防止するための他の方法として、カップリング現象を起こすオーバーラップキャパシタンスCca及びオーバーラップキャパシタンスCcbが相殺されうるように図５に示したようにダミーカップリングキャパシタが接続されうる。
【００５４】
図５は本発明の第２実施例に係る電荷ポンプ回路の回路図であり、図６は図５に示した第２実施例に係る電荷ポンプ回路の動作時の各信号の波形図である。
【００５５】
図５を参照すれば、第２実施例に係る電荷ポンプ回路は、第１実施例に係る電荷ポンプ回路と同様にプルアップ電流源３０２、第１スイッチング素子３０４、プルダウン電流源３０６、第２スイッチング素子３０８、積分キャパシタCint、及び基準電流源３１６を具備する。また、第２実施例に係る電荷ポンプ回路は、第１スイッチング素子３０４とプルアップ電流源３０２との間の接点N３に一端が連結される第１ダミーキャパシタ５０１、及び第２スイッチング素子３０８とプルダウン電流源３０６との接点N４に一端が連結される第２ダミーキャパシタ５０２をさらに具備する。
【００５６】
第１ダミーキャパシタ５０１の他端は前述のポンプアップ制御信号の反転信号/PUに連結され、第２ダミーキャパシタ５０２の他端は前述のポンプダウン制御信号の反転信号/PDに連結される。
【００５７】
したがって、第２実施例に係る電荷ポンプ回路では、第１ダミーキャパシタ５０１及び第２ダミーキャパシタ５０２によりオーバーラップキャパシタンスCca及びオーバーラップキャパシタンスCcbが相殺されるのでカップリング現象が防止される。これにより、図６に示した波形図のように、接点N３と接点N４が入力信号IN、すなわちポンプアップ制御信号PU及びポンプダウン制御信号PDに速く応答して出力信号Voの波形はオーバーシュートなしに線形的になる。
【００５８】
図７は本発明の第３実施例に係る電荷ポンプ回路の回路図である。
【００５９】
図７を参照すれば、第３実施例に係る電荷ポンプ回路は、差動型電荷ポンプ回路であって、第２実施例に係る電荷ポンプ回路と同じく第１プルアップ電流源３０２、第１スイッチング素子３０４、第１プルダウン電流源３０６、第２スイッチング素子３０８、第１積分キャパシタCint１、基準電流源３１６、第１ダミーキャパシタ５０１、及び第２ダミーキャパシタ５０２を具備する。
【００６０】
また、第３実施例に係る電荷ポンプ回路は、第２プルアップ電流源７０２、第３スイッチング素子７０４、第２プルダウン電流源７０６、第４スイッチング素子７０８、第２積分キャパシタCint２、第３ダミーキャパシタ７０１、及び第４ダミーキャパシタ７０２をさらに具備する。
【００６１】
第２プルアップ電流源７０２は、基準電流源３１６から流れる所定の基準電流Irefによって反転出力ノード７１０にポンプアップ電流Ipu２をソーシングする。第２プルアップ電流源７０２はPMOSトランジスタ３１３、７１４より構成される電流ミラーとPMOSトランジスタ３１２とを含む。第３スイッチング素子７０４はPMOSトランジスタより構成され、電源電圧ノードVDDと第２プルアップ電流源７０２との間に連結されポンプアップ制御信号の反転信号/PUに応答してスイッチされる。
【００６２】
第３スイッチング素子７０４のPMOSトランジスタのサイズは第１スイッチング素子３０４のPMOSトランジスタのサイズと同一であることが望ましく、PMOSトランジスタ７１４の大きさはPMOSトランジスタ３１３のサイズと同じであることが望ましい。
【００６３】
第２プルダウン電流源７０６は基準電流源３１６から流れる所定の基準電流Irefによって反転出力ノード７１０からポンプダウン電流Ipd２をシンキングする。第２プルダウン電流源７０６はNMOSトランジスタ３１９、７２０より構成される電流ミラーと、NMOSトランジスタ３１８とを含む。第４スイッチング素子７０８はNMOSトランジスタより構成され、接地電圧ノードVSSと第２プルダウン電流源７０６との間に連結されポンプダウン制御信号の反転信号/PDに応答してスイッチされる。
【００６４】
第４スイッチング素子７０８のNMOSトランジスタのサイズは第２スイッチング素子３０８のNMOSトランジスタのサイズと同一であることが望ましく、NMOSトランジスタ７２０の大きさはNMOSトランジスタ３１９のサイズと同一であることが望ましい。
【００６５】
第２積分キャパシタCint２は反転出力ノード７１０と接地電圧ノードVSSとの間に連結され、反転出力ノード７１０を通じて流れる電流を積分して反転電圧信号/Voに変換する。
【００６６】
一方、第３ダミーキャパシタ７０１は一端が第３スイッチング素子７０４と第２プルアップ電流源７０２との接点N５に連結され、他端がポンプアップ制御信号PUに連結される。第４ダミーキャパシタ７０２は一端が第４スイッチング素子７０８と第２プルダウン電流源７０６との接点N６に連結され他端はポンプダウン制御信号PDに連結される。
【００６７】
したがって、第３実施例に係る差動型電荷ポンプ回路では、第１〜第４ダミーキャパシタ５０１、５０２、７０１、７０２によりオーバーラップキャパシタンスが相殺されるのでカップリング現象が防止される。
【００６８】
以上で説明したように、本発明に係る電荷ポンプ回路では、ポンプアップ制御信号PUまたはこの反転信号/PUにより制御されるスイッチング素子が電源電圧ノードとプルアップ電流源との間に連結され、またポンプダウン制御信号PDまたはこの反転信号/PDにより制御されるスイッチング素子が接地電圧ノードとプルダウン電流源との間に連結されることによって、接点N３、N５のレベルのスイング幅と接点N４、N６のレベルのスイング幅が減少しまた電荷インジェクションが出力信号Voに独立的になる。
【００６９】
したがって、プルアップ電流源のPMOSトランジスタのサイズとプルダウン電流源のNMOSトランジスタのサイズを調節したり、ダミーキャパシタンスを接点N３、N５または接点N４、N６に付着して寄生キャパシタンスCpa、Cpbの値を調節することによって電荷インジェクションが除去されうる。すなわち電荷インジェクションによる積分誤差が除去されうる。
【００７０】
また、本発明に係る電荷ポンプ回路では、プルアップ電流源のPMOSトランジスタの大きさとプルダウン電流源のNMOSトランジスタの大きさを調節し、Cpaの値とCpbの値を同一にすることによってカップリング現象が防止されうる。また、ダミーカップリングキャパシタを接点N３、N５または接点N４、N６に接続してカップリング現象を起こすオーバーラップキャパシタンスCca及びオーバーラップキャパシタンスCcbを相殺させることによってカップリング現象が防止されうる。すなわちカップリング現象による積分誤差が除去されうる。
【００７１】
以上のように図面と明細書で最適の実施例が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、本技術分野の通常の知識を有する者であればこれより多様な変形及び均等な他実施例が可能であるという点を理解するはずである。したがって、本発明の技術的範囲は特許請求の範囲に記載された発明の技術的思想により決定されるべきである。
【００７２】
【発明の効果】
前述したように本発明に係る電荷ポンプ回路は、例えば、レイアウト面積の増加及び電力消耗の増加を抑えながらカップリング現象及び電荷インジェクション現象を防止できるという長所がある。
【図面の簡単な説明】
【図１】従来の電荷ポンプ回路の例を示す回路図である。
【図２】従来の電荷ポンプ回路の他の例を示す回路図である。
【図３】本発明の第１実施例に係る電荷ポンプ回路の回路図である。
【図４】図３に示した第１実施例に係る電荷ポンプ回路の動作時に各信号の波形図である。
【図５】本発明の第２実施例に係る電荷ポンプ回路の回路図である。
【図６】図５に示した第２実施例に係る電荷ポンプ回路の動作時に各信号の波形図である。
【図７】本発明の第３実施例に係る電荷ポンプ回路の回路図である。
【符号の説明】
３０２ プルアップ電流源
３０４ 第１スイッチング素子
３０６ プルダウン電流源
３０８ 第２スイッチング素子
３１０ 出力ノード
３１２、３１３、３１４ PMOSトランジスタ
３１６ 基準電流源
３１８ NMOSトランジスタ
３１９、３２０ NMOSトランジスタ
Cint 積分キャパシタ
Ipu ポンプアップ電流
VDD 電源電圧ノード
VSS 接地電圧
PD ポンプダウン制御信号

Claims (8)

  1. 出力ノードと、
    前記出力ノードにポンプアップ電流をソーシングする第１電流源と、
    ソースが第１基準電圧ノードに連結され、ドレーンが前記第１電流源に連結され、ゲートがポンプアップ制御信号に連結され、前記ポンプアップ制御信号に応答してスイッチングされるＰＭＯＳトランジスタからなる第１スイッチング素子と、
    前記出力ノードからポンプダウン電流をシンキングする第２電流源と、
    ドレーンが前記第２電流源に連結され、ソースが第２基準電圧ノードに連結され、ゲートがポンプダウン制御信号に連結され、前記ポンプダウン制御信号に応答してスイッチングされるＮＭＯＳトランジスタからなる第２スイッチング素子と、
    ソース及びドレーンが前記第１スイッチング素子と前記第１電流源との接点に連結され、ゲートが前記ポンプアップ制御信号の反転信号に連結されたＰＭＯＳトランジスタからなる第１ダミーキャパシタと、
    ソース及びドレーンが前記第２スイッチング素子と前記第２電流源との接点に連結され、ゲートが前記ポンプダウン制御信号の反転信号に連結されたＮＭＯＳトランジスタからなる第２ダミーキャパシタと、
    を具備することを特徴とする電荷ポンプ回路。
  2. 前記第１電流源は、所定の基準電流によって前記ポンプアップ電流を提供する電流ミラーを具備することを特徴とする請求項１に記載の電荷ポンプ回路。
  3. 前記第２電流源は、所定の基準電流によって前記ポンプダウン電流を提供する電流ミラーを具備することを特徴とする請求項１に記載の電荷ポンプ回路。
  4. 第１出力ノードと、
    前記第１出力ノードに第１ポンプアップ電流をソーシングする第１電流源と、
    ソースが第１基準電圧ノードに連結され、ドレーンが前記第１電流源に連結され、ゲートがポンプアップ制御信号に連結され、前記ポンプアップ制御信号に応答してスイッチングされるＰＭＯＳトランジスタからなる第１スイッチング素子と、
    前記第１出力ノードから第１ポンプダウン電流をシンキングする第２電流源と、
    ドレーンが前記第２電流源に連結され、ソースが第２基準電圧ノードに連結され、ゲートがポンプダウン制御信号に連結され、前記ポンプダウン制御信号に応答してスイッチングされるＮＭＯＳトランジスタからなる第２スイッチング素子と、
    第２出力ノードと、
    前記第２出力ノードに第２ポンプアップ電流をソーシングする第３電流源と、
    ソースが前記第１基準電圧ノードに連結され、ドレーンが前記第３電流源に連結され、ゲートが前記ポンプアップ制御信号の反転信号に連結され、前記ポンプアップ制御信号の反転信号に応答してスイッチングされるＰＭＯＳトランジスタからなる第３スイッチング素子と、
    前記第２出力ノードから第２ポンプダウン電流をシンキングする第４電流源と、
    ドレーンが前記第４電流源に連結され、ソースが前記第２基準電圧ノードに連結され、ゲートが前記ポンプダウン制御信号の反転信号に連結され、前記ポンプダウン制御信号の反転信号に応答してスイッチングされるＮＭＯＳトランジスタからなる第４スイッチング素子と、
    ソース及びドレーンが前記第１スイッチング素子と前記第１電流源との接点に連結され、ゲートが前記ポンプアップ制御信号の反転信号に連結されたＰＭＯＳトランジスタからなる第１ダミーキャパシタと、
    ソース及びドレーンが前記第２スイッチング素子と前記第２電流源との接点に連結され、ゲートが前記ポンプダウン制御信号の反転信号に連結されたＮＭＯＳトランジスタからなる第２ダミーキャパシタと、
    ソース及びドレーンが前記第３スイッチング素子と前記第３電流源との接点に連結され、ゲートが前記ポンプアップ制御信号に連結されたＰＭＯＳトランジスタからなる第３ダミーキャパシタと、
    ソース及びドレーンが前記第４スイッチング素子と前記第４電流源との接点に連結され、ゲートが前記ポンプダウン制御信号に連結されたＮＭＯＳトランジスタからなる第４ダミーキャパシタと、
    を具備することを特徴とする電荷ポンプ回路。
  5. 前記第１電流源は、所定の基準電流によって前記第１ポンプアップ電流を提供する電流ミラーを具備することを特徴とする請求項４に記載の電荷ポンプ回路。
  6. 前記第２電流源は、所定の基準電流によって前記第１ポンプダウン電流を提供する電流ミラーを具備することを特徴とする請求項４に記載の電荷ポンプ回路。
  7. 前記第３電流源は、所定の基準電流によって前記第２ポンプアップ電流を提供する電流ミラーを具備することを特徴とする請求項４に記載の電荷ポンプ回路。
  8. 前記第４電流源は、所定の基準電流によって前記第２ポンプダウン電流を提供する電流ミラーを具備することを特徴とする請求項４に記載の電荷ポンプ回路。
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6441660B1 (en) * 2001-02-02 2002-08-27 Broadcom Corporation High speed, wide bandwidth phase locked loop
GB2374217B (en) * 2001-03-30 2005-01-05 Micron Technology Inc Low injection charge pump
EP1262998B1 (de) * 2001-05-28 2008-02-06 Infineon Technologies AG Ladungspumpenschaltung und Verwendung einer Ladungspumpenschaltung
KR100750059B1 (ko) * 2001-11-20 2007-08-16 매그나칩 반도체 유한회사 전류 제어 수단을 구비한 전하 펌핑 회로
KR100422578B1 (ko) * 2001-12-06 2004-03-16 주식회사 하이닉스반도체 지터 감소된 차지 펌프 회로
DE60323818D1 (de) 2002-03-15 2008-11-13 Gennum Corp System und verfahren zum kompensieren von leitungsverlusten über eine strecke für eine digitale visuelle schnittstelle (dvi)
US6989698B2 (en) * 2002-08-26 2006-01-24 Integrant Technologies Inc. Charge pump circuit for compensating mismatch of output currents
US6967514B2 (en) * 2002-10-21 2005-11-22 Rambus, Inc. Method and apparatus for digital duty cycle adjustment
DE10303939B3 (de) * 2003-01-31 2004-05-13 Infineon Technologies Ag Schaltungsanordnung mit Phasendetektor und Phasenregelschleife mit der Schaltungsanordnung
US7088171B2 (en) * 2003-06-13 2006-08-08 Texas Instruments Incorporated Charge pump with constant output current
US7477716B2 (en) * 2003-06-25 2009-01-13 Mosaid Technologies, Inc. Start up circuit for delay locked loop
KR101087816B1 (ko) 2003-08-29 2011-11-30 엔엑스피 비 브이 전하 펌프
US7184510B2 (en) * 2003-09-26 2007-02-27 Quicklogic Corporation Differential charge pump
US6975156B2 (en) * 2003-09-30 2005-12-13 Mediatek Inc. Switched capacitor circuit capable of minimizing clock feedthrough effect in a voltage controlled oscillator circuit and method thereof
KR101099947B1 (ko) * 2003-12-11 2011-12-28 모사이드 테크놀로지스, 인코포레이티드 Ｐｌｌ／ｄｌｌ의 고출력 임피던스 충전 펌프
JP4605433B2 (ja) * 2004-03-02 2011-01-05 横河電機株式会社 チャージポンプ回路およびこれを用いたｐｌｌ回路
US7053684B1 (en) * 2004-04-28 2006-05-30 Cirrus Logic, Inc. Reduced jitter charge pumps and circuits and systems utilizing the same
US6970031B1 (en) 2004-05-28 2005-11-29 Hewlett-Packard Development Company, L.P. Method and apparatus for reducing charge injection in control of MEMS electrostatic actuator array
US7382178B2 (en) * 2004-07-09 2008-06-03 Mosaid Technologies Corporation Systems and methods for minimizing static leakage of an integrated circuit
KR100551474B1 (ko) * 2004-07-21 2006-02-14 삼성전자주식회사 기판 잡음 최소화를 위한 오픈 드레인 드라이버 및 그전류 구동방법
US7176731B2 (en) * 2004-08-26 2007-02-13 International Business Machines Corporation Variation tolerant charge leakage correction circuit for phase locked loops
US7236018B1 (en) * 2004-09-08 2007-06-26 Altera Corporation Programmable low-voltage differential signaling output driver
US7750695B2 (en) 2004-12-13 2010-07-06 Mosaid Technologies Incorporated Phase-locked loop circuitry using charge pumps with current mirror circuitry
US7190201B2 (en) 2005-02-03 2007-03-13 Mosaid Technologies, Inc. Method and apparatus for initializing a delay locked loop
KR100696958B1 (ko) * 2005-04-29 2007-03-20 주식회사 하이닉스반도체 내부 전압 발생 회로
US7271645B2 (en) * 2005-09-30 2007-09-18 Ana Semiconductor Smart charge-pump circuit for phase-locked loops
JP4539555B2 (ja) * 2005-12-28 2010-09-08 三菱電機株式会社 チャージポンプ回路
JP4504930B2 (ja) * 2006-01-30 2010-07-14 パナソニック株式会社 チャージポンプ回路
KR100790985B1 (ko) 2006-03-08 2008-01-03 삼성전자주식회사 일정 전류 공급 모드와 일정 전압 유지 모드를 제공하는충전 제어 장치
US7567133B2 (en) 2006-04-06 2009-07-28 Mosaid Technologies Corporation Phase-locked loop filter capacitance with a drag current
US7301380B2 (en) * 2006-04-12 2007-11-27 International Business Machines Corporation Delay locked loop having charge pump gain independent of operating frequency
DE102006018236A1 (de) * 2006-04-19 2007-11-08 Xignal Technologies Ag Steuerbare Stromquelle für einen Phasenregelkreis
KR100818799B1 (ko) * 2006-05-25 2008-04-02 삼성전자주식회사 턴-오프 시간을 감소시킬 수 있는 전하 펌프 및 이를구비하는 위상동기루프
JP4512642B2 (ja) * 2006-10-12 2010-07-28 パナソニック株式会社 Ｐｌｌ回路
US7915933B2 (en) * 2006-11-30 2011-03-29 Mosaid Technologies Incorporated Circuit for clamping current in a charge pump
US7609570B2 (en) * 2007-01-22 2009-10-27 United Memories, Inc. Switched capacitor charge sharing technique for integrated circuit devices enabling signal generation of disparate selected signal values
JP5153789B2 (ja) * 2007-01-30 2013-02-27 モサイド・テクノロジーズ・インコーポレーテッド 遅延ロックループ／フェーズロックループにおける移相処理
US7514985B2 (en) * 2007-01-30 2009-04-07 Richwave Technology Corp. Fast turn on and off speed in PLL cascoded charge pump
US7839194B2 (en) * 2007-11-21 2010-11-23 Rambus Inc. Clock circuitry for generating multiple clocks with time-multiplexed duty cycle adjustment
CN101572481B (zh) * 2009-06-11 2014-03-26 四川和芯微电子股份有限公司 一种电荷泵电路
US7888980B2 (en) * 2009-07-20 2011-02-15 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. Charge pump with low charge injection and low clock feed-through
EP2488926B1 (en) * 2009-10-14 2013-08-07 Energy Micro AS Low power reference
US8330511B2 (en) * 2010-04-20 2012-12-11 Qualcomm Incorporated PLL charge pump with reduced coupling to bias nodes
US8421509B1 (en) * 2011-10-25 2013-04-16 United Microelectronics Corp. Charge pump circuit with low clock feed-through
JP5580365B2 (ja) * 2012-05-29 2014-08-27 旭化成エレクトロニクス株式会社 電流制御回路およびこれを用いたｐｌｌ回路
KR102298158B1 (ko) * 2014-08-25 2021-09-03 삼성전자주식회사 반도체 장치와 이를 포함하는 위상 동기 회로
US10186942B2 (en) * 2015-01-14 2019-01-22 Dialog Semiconductor (Uk) Limited Methods and apparatus for discharging a node of an electrical circuit
WO2018012083A1 (ja) * 2016-07-11 2018-01-18 ソニー株式会社 スイッチング回路、自動利得制御回路および位相同期回路
CN112653327B (zh) * 2020-12-24 2022-07-01 重庆邮电大学 一种宽锁定范围低电流失配的电荷泵
DE102021211116A1 (de) * 2021-10-01 2023-04-06 Vitesco Technologies GmbH Integrierte Schaltungsanordnung mit einer steuerbaren Stromquelle, sowie Verfahren zum Steuern einer Stromquelle

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4216712A1 (de) * 1992-05-20 1993-11-25 Siemens Ag Schaltbare Stromquellenschaltung und Verwendung einer solchen in einer Phasedetectoranordnung
AU7373794A (en) * 1993-07-30 1995-02-28 Apple Computer, Inc. Method and apparatus for charge pump with reduced charge injection
US5646563A (en) * 1994-07-15 1997-07-08 National Semiconductor Corporation Charge pump with near zero offset current
US5477193A (en) * 1994-10-21 1995-12-19 Cyrix Corporation Current source loop filter with automatic gain control
US5473283A (en) 1994-11-07 1995-12-05 National Semiconductor Corporation Cascode switched charge pump circuit
US5532636A (en) * 1995-03-10 1996-07-02 Intel Corporation Source-switched charge pump circuit
US5629641A (en) * 1996-02-06 1997-05-13 Advanced Micro Devices, Inc. Differential CMOS current amplifier with controlled bandwidth and common mode distortion
US5734297A (en) * 1996-03-29 1998-03-31 Philips Electronics North America Corporation Rail-to-rail input stages with constant gm and constant common-mode output currents
JP3827403B2 (ja) * 1997-05-20 2006-09-27 富士通株式会社 電流スイッチ回路及びそれを利用したｐｌｌ回路
JPH1168560A (ja) 1997-08-20 1999-03-09 Nec Corp Ｐｌｌ周波数シンセサイザおよびチャージポンプ回路
FR2767977A1 (fr) 1997-08-27 1999-02-26 Philips Electronics Nv Etage de sortie pour pompe de charge faible courant et demodulateur integrant une telle pompe de charge
US5945855A (en) 1997-08-29 1999-08-31 Adaptec, Inc. High speed phase lock loop having high precision charge pump with error cancellation
US6160432A (en) * 1999-04-30 2000-12-12 Conexant Systems, Inc. Source-switched or gate-switched charge pump having cascoded output

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