KR100818799B1 - 턴-오프 시간을 감소시킬 수 있는 전하 펌프 및 이를구비하는 위상동기루프 - Google Patents

턴-오프 시간을 감소시킬 수 있는 전하 펌프 및 이를구비하는 위상동기루프 Download PDF

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Abstract

턴-오프 시간을 감소시킬 수 있는 전하 펌프 및 이를 구비하는 위상동기 루프가 개시된다. 상기 전하 펌프는 소스 회로, 싱크 회로, 풀-다운 회로, 및 풀-업 회로를 구비한다. 상기 소스회로는 제1제어 신호에 응답하여 제1전압을 수신하는 제1단자와 출력단자 사이에 소스 전류 패스를 형성한다. 상기 싱크 회로는 제2제어신호에 응답하여 상기 출력단자와 제2전압을 수신하기 위한 제2단자 사이에 싱크 전류 패스를 형성한다. 상기 풀-다운 회로는 제3제어신호에 응답하여 상기 소스 전류 패스와 상기 제2단자를 접속시킨다. 상기 풀-업 회로는 제4제어신호에 응답하여 상기 싱크 전류 패스와 상기 제1단자를 접속시킨다. 상기 제3제어신호는 상기 제1제어신호가 활성화될 때 소정 기간 동안만 활성화되고, 상기 제4제어신호는 상기 제2제어신호가 비활성화될 때 소정 기간 동안만 비활성화된다. 상기 전하 펌프는 턴-오프 시간을 줄이고 노이즈를 감소시킬 수 있으므로, 상기 전하 펌프는 고속 스위칭 동작을 수행할 수 있다.
CPPLL(Charge Pump Phase Locked Loop)

Description

턴-오프 시간을 감소시킬 수 있는 전하 펌프 및 이를 구비하는 위상동기루프{Charge pump for reducing turn-off time and phase locked loop having the same}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1a 내지 도 1c는 종래의 전하 펌프들을 나타낸다.
도 2는 도 1에 도시된 전하 펌프들 각각의 전류 특성을 나타낸다.
도 3은 도 1c에 도시된 소스 스위칭 방식의 전하 펌프의 턴-온 및 턴-오프 시의 출력 전류 특성을 나타낸다.
도 4는 종래의 소스 스위칭 방식의 전하 펌프를 나타낸다.
도 5는 도 4에 도시된 소스 스위칭 방식의 전하 펌프의 턴-온/턴-오프시의 출력 전류 특성을 나타낸다.
도 6은 본 발명의 실시예에 따른 전하 펌프를 나타낸다.
도 7은 도 6에 도시된 전하 펌프의 제어 신호들의 타이밍 도를 나타낸다.
도 8은 본 발명의 실시예에 따른 전하 펌프를 나타낸다.
도 9는 도 6과 도 8에 도시된 전하 펌프의 출력 전류 특성을 나타낸다.
도 10은 도 9에 도시된 전하 펌프의 출력 전류 특성과 도 3에 도시된 출력 전류 특성을 비교한 것이다.
도 11은 도 6과 도 8에 도시된 전하 펌프의 출력 전류의 노이즈 특성과 도 1c와 도 4에 도시된 소스 스위칭 방식의 전하 펌프의 출력 전류의 노이즈 특성을 비교한 것이다.
도 12는 도 6과 도 8에 도시된 전하 펌프의 출력단자의 스퓨리어스 특성과 도 1c와 도 4에 도시된 소스 스위칭 방식의 전하 펌프의 출력단자의 스퓨리어스 특성을 비교한 것이다.
도 13은 도 6 또는 도 8에 도시된 전하 펌프를 구비하는 위상 동기 루프의 기능 블락도를 나타낸다.
본 발명은 반도체 회로에 관한 것으로, 보다 상세하게는 선형 전하 펌프와 이를 구비하는 위상 동기 루프에 관한 것이다.
도 1a 내지 도 2c를 참조하면, 종래의 전하 펌프는 스위치들(S1 내지 S6)의 위치에 따라 드레인 스위칭 방식의 전하펌프(1a), 게이트 스위칭 방식의 전하 펌프(1b), 및 소스 스위칭 방식의 전하 펌프(1c)로 나뉜다.
도 2a는 도 1a에 도시된 드레인 스위칭 방식의 전하 펌프의 업/다운 전류 특성을 나타내고, 도 2b는 도 1b에 도시된 게이트 스위칭 방식의 전하 펌프의 업/다운 전류 특성을 나타내고, 도 2c는 도 1c에 도시된 소스 스위칭 방식의 전하펌프의 업/다운 전류 특성을 나타낸다.
업/다운 전류의 매칭, 턴-온 시간, 및 턴-오프 시간 등을 고려하면, 도 1a 내지 도 1c에 도시된 전하 펌프들 중에서 도 1c에 도시된 소스 스위칭 방식의 전하 펌프가 가장 좋은 특성을 나타낸다. 따라서 일반적으로 소스 스위칭 방식의 전하 펌프가 널리 사용된다.
그러나, 상기 소스 스위칭 방식의 전하 펌프는 턴-오프시 스위치(S5)과 트랜지스터(M2)사이, 및 스위치(S6)과 트랜지스터(M1)사이의 잔류 전하를 방전시키기 위한 방전 경로(discharge path)를 구비하지 않는다. 따라서 상기 잔류 전하는 상당히 오랜 시간 동안 남아있다. 따라서 각 트랜지스터(M1과 M2)는 약하게 턴-온 상태를 유지한다.
상기 소스 스위칭 방식의 전하 펌프를 구비하는 위상 동기 루프의 락(lock) 상태에서 상기 각 트랜지스터(M1과 M2)의 영향으로 노이즈 특성이 악화되고 상기 위상 동기 루프의 출력단의 기준 스퓨리어스(Reference Spurious)특성이 악화될 수 있다.
도 3은 도 1c에 도시된 소스 스위칭 방식의 전하 펌프의 턴-온 및 턴-오프 시의 출력 전류 특성을 나타낸다. 도 3을 참조하면, 소스 스위칭 방식의 전하펌프(1c)의 턴-오프 시간은 상당히 길다는 것을 알 수 있다.
도 4는 종래의 소스 스위칭 방식의 전하 펌프를 나타내고, 도 5는 도 4에 도시된 소스 스위칭 방식의 전하 펌프의 턴-온/턴-오프시의 출력 전류 특성을 나타낸다.
도 4와 도 5를 참조하면, 소스 스위칭 방식의 전하 펌프는 각 중간노드(A1과 B1)의 잔류 전하를 방전시키기 위한 풀-업 트랜지스터(P30)와 풀-다운 트랜지스터(N30)를 구비한다.
상기 풀-업 트랜지스터(P30)와 상기 풀-다운 트랜지스터(N30)를 구비하는 소스 스위칭 방식의 전하 펌프의 턴-오프 시간은 개선되지만, 턴-온 시간이 상당히 길어진다. 각 트랜지스터(N11과 P11)가 충분히 턴-온될 때까지 업-전류(IUP_REF)와 다운-전류(IDN_REF)의 부정합(mismatch)이 매우 커지는 문제가 발생할 수 있다. 특히 소스 스위칭 방식의 전하 펌프는 출력 임피던스를 높이기 위해 캐스코드 (cascode) 형식으로 여러단의 트랜지스터들을 쌓아 사용한다. 그러나, 여러단의 트랜지스터들을 사용하는 소스 스위칭 방식의 전하 펌프는 오히려 도 1c의 소스 스위칭 방식의 전하 펌프보다 노이즈와 스퓨리어스(Spurious)특성을 악화시킬 수 있다. 따라서 상술한 방식의 전하 펌프를 구비하는 위상 동기 루프의 특성도 악화될 수 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 턴-오프 시간을 감소시킬수 있는 전하 펌프와 상기 전하 펌프를 구비하는 위상 동기 루프를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 전하 펌프는 제1제어 신호에 응답하여 제 1전압을 수신하는 제1단자와 출력단자 사이에 소스 전류 패스를 형성하기 위한 소스 회로; 제2제어신호에 응답하여 상기 출력단자와 제2전압을 수신하기 위한 제2단자 사이에 싱크 전류 패스를 형성하는 싱크 회로; 제3제어신호에 응답하여, 상기 소스 전류 패스와 상기 제2단자를 접속시키기 위한 풀-다운 회로; 및 제4제어신호에 응답하여, 상기 싱크 전류 패스와 상기 제1단자를 접속시키기 위한 풀-업 회로를 구비한다.
상기 제3제어신호는 상기 제1제어신호가 활성화될 때 소정 기간 동안만 활성화되고, 상기 제4제어신호는 상기 제2제어신호가 비활성화될 때 소정 기간 동안만 비활성화된다.
상기 소스 회로는 제1전류 원; 상기 제1단자와 상기 제1전류 원 사이에 직렬로 접속된 제1매칭 트랜지스터와 제1PMOS 트랜지스터; 및 상기 제1단자와 상기 출력단자 사이에 직렬로 접속된 제1스위칭 트랜지스터와 제2PMOS 트랜지스터를 포함한다.
상기 싱크 회로는 제2전류 원; 상기 제2전류 원과 상기 제2단자 사이에 직렬로 접속된 제1NMOS 트랜지스터와 제2 매칭 트랜지스터; 및 상기 출력 단자와 상기 제2단자 사이에 직렬로 접속된 제2NMOS 트랜지스터와 제2스위칭 트랜지스터를 포함한다. 상기 제1제어신호는 상기 제1스위칭 트랜지스터의 게이트로 입력되고 상기 제2제어신호는 상기 제2스위칭 트랜지스터의 게이트로 입력되고, 상기 제1PMOS 트랜지스터와 상기 제2PMOS 트랜지스터는 전류 미러를 형성하고, 상기 제1NMOS 트랜지스터와 상기 제2NMOS 트랜지스터는 전류 미러를 형성한다.
상기 전하펌프는 상기 제1매칭 트랜지스터와 상기 제1PMOS 트랜지스터 사이에 접속된 제3PMOS 트랜지스터; 상기 제1스위칭 트랜지스터와 상기 제2PMOS 트랜지스터 사이에 접속된 제4PMOS 트랜지스터; 상기 제1NMOS 트랜지스터와 상기 제2 매칭 트랜지스터 사이에 접속된 제3NMOS 트랜지스터; 및 상기 제2NMOS 트랜지스터와 상기 제2스위칭 트랜지스터 사이에 접속된 제4NMOS 트랜지스터를 더 포함한다.
제1바이어스 제어신호는 상기 제3PMOS 트랜지스터와 상기 제4PMOS 트랜지스터 각각의 게이트로 공급되고, 제2바이어스 제어신호는 상기 제3NMOS 트랜지스터와 상기 제4NMOS 트랜지스터 각각의 게이트로 공급된다.
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상기 기술적 과제를 달성하기 위한 위상 동기 루프는 루프 필터, 상기 루프 필터의 출력신호에 응답하여 궤환 신호를 출력하는 전압제어 발진기; 기준신호 및 상기 궤환 신호의 위상 차이를 검출하고, 상기 위상 차이에 상응하는 제1제어신호와 제2제어신호를 출력하는 위상 주파수 검출기; 상기 제1제어신호와 제2제어신호에 기초하여 제3제어신호와 제4제어신호를 출력하는 제어신호 출력부; 및 상기 제1제어신호, 및 상기 제2제어신호 중에서 어느 하나에 응답하여 상기 루프 필터의 전압을 조절하는 전하 펌프를 구비한다.
상기 전하 펌프는 상기 소스 회로와 싱크 회로를 포함한다. 상기 소스 회오는 제1전류 원; 상기 제1단자와 상기 제1전류 원 사이에 직렬로 접속된 제1매칭 트랜지스터와 제1PMOS 트랜지스터; 및 상기 제1단자와 상기 출력단자 사이에 직렬로 접속된 제1스위칭 트랜지스터와 제2PMOS 트랜지스터를 포함한다.
상기 싱크 회로는 제2전류 원; 상기 제2전류 원과 상기 제2단자 사이에 직렬로 접속된 제1NMOS 트랜지스터와 제2 매칭 트랜지스터; 및 상기 출력 단자와 상기 제2단자 사이에 직렬로 접속된 제2NMOS 트랜지스터와 제2스위칭 트랜지스터를 포함한다. 상기 제1제어신호는 상기 제1스위칭 트랜지스터의 게이트로 입력되고, 상기 제2제어신호는 상기 제2스위칭 트랜지스터의 게이트로 입력되고, 상기 제1PMOS 트랜지스터와 상기 제2PMOS 트랜지스터는 전류 미러를 형성하고, 상기 제1NMOS 트랜지스터와 상기 제2NMOS 트랜지스터는 전류 미러를 형성한다.
상기 전하 펌프는 상기 제1매칭 트랜지스터와 상기 제1PMOS 트랜지스터 사이에 접속된 제3PMOS 트랜지스터; 상기 제1스위칭 트랜지스터와 상기 제2PMOS 트랜지스터 사이에 접속된 제4PMOS 트랜지스터; 상기 제1NMOS 트랜지스터와 상기 제2 매칭 트랜지스터 사이에 접속된 제3NMOS 트랜지스터; 및 상기 제2NMOS 트랜지스터와 상기 제2스위칭 트랜지스터 사이에 접속된 제4NMOS 트랜지스터를 더 포함한다.
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본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시 예에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 실시 예를 예시하는 첨부도면 및 첨부도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 6은 본 발명의 실시예에 따른 전하 펌프 회로를 나타낸다. 도 6을 참조하 면, 전하 펌프(또는 선형 전하 펌프; 60)는 소스 회로(61), 싱크 회로(62), 풀-다운 회로(63), 및 풀-업 회로(64)를 구비한다. 상기 소스 회로(61)는 제 1매칭 트랜지스터(P41), 제 1PMOS 트랜지스터(P43), 제 2PMOS 트랜지스터(P44), 및 제1스위칭 트랜지스터(P45)를 구비한다.
상기 제 1매칭 트랜지스터(P41)는 PMOS 트랜지스터로 구현될 수 있고, 제1전압 (예컨대, 전원 전압(Vdd))과 상기 제 1PMOS 트랜지스터(P43) 사이에 접속된다. 즉, 상기 제 1매칭 트랜지스터(P41)는 제1전압을 수신하기 위한 제1단자와 상기 제 1PMOS 트랜지스터(P43) 사이에 접속된다.
상기 제 1매칭 트랜지스터(P41)의 소스는 상기 전원 전압(Vdd)에 접속되고, 드레인은 상기 제 1PMOS 트랜지스터(P43)의 소스에 접속되고, 게이트는 제2전압(예컨대, 접지(Vss))에 접속된다. 상기 제 1매칭 트랜지스터(P41)의 게이트가 상기 접지(Vss)에 접속되므로, 상기 제 1매칭 트랜지스터(P41)는 항상 턴-온 상태를 유지한다.
상기 제 1PMOS 트랜지스터(P43)는 상기 제 1매칭 트랜지터(P41)와 제 1기준전류원(41) 사이에 접속된다. 상기 제 1PMOS 트랜지스터(P43) 및 제 2PMOS 트랜지스터(P44)는 전류 미러 (current mirror)를 형성한다. 즉, 상기 제1 PMOS 트랜지스터(P43)는 제 2PMOS 트랜지스터(P44)의 게이트(A')로 바이어스 전압을 공급한다. 제 1기준 전류원(41)에 의하여 발생된 제 1기준 전류은 제 2PMOS트랜지스터(P44)에 복사(Mirror)되어 출력단자(OUT)로 출력된다.
상기 제 1스위칭 트랜지스터(P45)는 전원 전압(Vdd)과 제 1노드(A) 사이에 접속되고, 제 1제어신호(UP)에 응답하여 턴-온 또는 턴-오프된다. 예컨대, 제 2PMOS트랜지스터(P44)가 턴-온되고 로우 레벨을 갖는 제 1제어신호(UP)가 상기 제 1스위칭 트랜지스터(P45)의 게이트로 공급되면, 전원 전압(Vdd)을 수신하기 위한 단자와 출력 단자(OUT) 사이에는 소스 전류 패스가 형성된다.
상기 풀-다운 회로(63)는 NMOS 트랜지스터로 구현될 수 있으며, 상기 제1노드(A)와 접지(Vss)사이에 접속되고 제 3제어신호(Sig_n)에 응답하여 턴-온 또는 턴-오프된다. 도 7에 도시된 바와 같이 풀-다운 트랜지스터(MN1)는 상기 제1제어신호(UP)가 하이 레벨로 활성화될 때 소정의 기간 동안에만 하이 레벨로 활성화되는 제3제어신호(Sig_n)에 응답하여 상기 제1노드(A)의 잔류 전하를 접지로 방전시킨다. 즉, 상기 풀-다운 회로(63)는 소스 전류 패스와 접지를 접속시키므로, 상기 소스 전류 패스의 전류(또는 전하)는 접지로 흐른다.
상기 싱크 회로(62)는 제 1NMOS 트랜지스터(N41), 제 2매칭 트랜지스터(N43), 제 2스위칭 트랜지스터(N44) 및 제 2NMOS 트랜지스터(N45)를 구비한다.
상기 싱크 회로(62)는 출력단자(OUT)와 접지(또는 접지전압을 수신하기 위한 단자)사이에 접속되며, 제 2제어신호(DN)에 응답하여 출력단자(OUT)의 전압을 접지 전압으로 풀-다운한다.
제 1NMOS 트랜지스터(N41)는 제 2기준전류원(42)과 제 2매칭 트랜지스터(N43)사이에 접속된다. 제 1NMOS 트랜지스터(N41)는 제 2NMOS 트랜지터(N45)와 전류 미러를 형성한다. 즉, 제 1NMOS 트랜지스터(N41)는 제 2NMOS 트랜지스터(N45)의 게이트(B')로 바이어스 전압을 공급한다. 상기 제 1NMOS 트랜지스터(N41)와 제 2NMOS 트랜지스터(N45)의 채널 폭 대 채널 길이는 동일한 것이 바람직하나, 이에 한정되지 않는다. 제 2기준 전류원(42)으로부터 발생된 제2기준전류는 제 2NMOS 트랜지스터(N45)에 복사(Mirror)되어 접지로 흐른다.
제 2매칭 트랜지스터(N43)는 NMOS트랜지스터로 구현될 수 있고, 상기 제 1NMOS 트랜지스터(N41)와 접지(GND)사이에 접속된다. 상기 제 2매칭 트랜지스터(N43)의 드레인은 상기 제 1NMOS 트랜지스터(N41)의 소스에 접속되고, 상기 제 2매칭 트랜지스터(N43)의 소스는 상기 접지에 접속된다. 상기 제 2매칭 트랜지스터(N43)의 게이트는 전원 전압(Vdd)을 수신하므로 항상 턴-온 상태를 유지한다. 여기서 접지(Vss)와 접지(GND)는 서로 다른 접지선을 통하여 공급될 수도 있고 또는 동일한 접지선을 통하여 공급될 수도 있다.
상기 제 2스위칭 트랜지스터(N44)는 제 2노드(B)와 접지사이에 접속되고, 제 2제어신호(DN)에 응답하여 턴-온 또는 턴-오프된다. 예컨대, 제 2NMOS트랜지스터(N45)가 턴-온 되고 하이 레벨을 갖는 제 2제어신호(DN)가 상기 제 2스위칭 트랜지스터(N44)로 입력되면, 출력 단자(OUT)와 접지전압을 수신하기 위한 단자 사이에는 싱크 전류 패스가 형성된다.
상기 풀-업 회로(64)는 PMOS 트랜지스터로 구현될 수 있고, 제 2노드(B)와 전원전압(Vdd) 사이에 접속된다. 상기 풀-업 회로(64)는 제4제어신호(Sig_p)에 응답하여 턴-온 또는 턴-오프 된다. 도 7에 도시된 바와 같이 풀-업 트랜지스터(MP1)는 제2제어신호(DN)가 로우 레벨로 비활성화될 때 소정의 기간 동안만 로우 레벨로 비활성화되는 제4제어신호(Sig_p)에 응답하여 턴-온되므로, 소정의 기간 동안에만 상기 전원 전압(Vdd)은 상기 제2노드(B)로 전하를 공급한다. 즉, 상기 풀-업 회로(64)는 제 4제어신호(Sig_p)에 응답하여 상기 전원 전압(Vdd)을 싱크 전류 패스로 공급한다.
도 7은 도 6에 도시된 전하 펌프 회로의 신호들의 타이밍 도를 나타낸다. 도 6과 도 7을 참조하면, 제1스위칭 트랜지스터(P45)는 비활성화(예컨대, 로우 레벨)된 제1제어신호(UP)에 응답하여 턴-온된다. 제3제어신호(Sig_n)는 상기 제1제어신호(UP)가 활성화(예컨대, 하이 레벨)될 때 아주 짧은 시간 동안만 하이 레벨로 활성화된다.
따라서 풀-다운 트랜지스터(MN1)는 활성화되는 제1제어신호(UP)에 응답하여 활성화되는 상기 제3제어신호(sig_n)에 응답하여 제1노드(A)의 전하를 접지로 방전한다. 상기 풀-다운 트랜지스터(MN1)가 아주 짧은 시간 동안만 턴-온 되는 이유는 턴-오프 시간을 줄이기 위함이다.
도 4의 전하 펌프의 노드(A1)의 전압(VA1)은 활성화된 제어신호(UP)에 응답하여 접지 레벨까지 완전히 풀-다운된다. 그러나 본 발명에 따른 전하 펌프(60)의 제1노드(A)의 전압(VA)은 아주 짧은 기간 동안만 활성화된 제3제어신호(sig_n)에 응답하여 접지에 접속된다. 따라서, 본 발명에 따른 전하 펌프(60)의 제 1노드(A)의 전압(VA)은 도 4의 노드(A1)의 전압(VA1)보다 빨리 회복될 수 있다.
제4제어신호(sig_p)는 상기 제2제어신호(DN)가 비활성화될 때 아주 짧은 시간 동안만 비활성화된다. 즉, 풀-업 트랜지스터(MP1)는 비활성화되는 제2제어신호(DN)에 응답하여 아주 짧은 시간 동안만 비활성화되는 제4제어신호(sig_p)에 응답하여 전원 전압(Vdd)을 제2노드(B)로 공급한다.
도 8은 본 발명의 실시예에 따른 전하 펌프를 나타낸다. 도 8에 도시된 전하 펌프(또는 선형 전하 펌프; 60)의 구조는 도 6에 도시된 전하 펌프(또는 선형 전하 펌프; 60)의 구조와 동일하므로 동일한 부재에 대한 설명은 생략한다.
도 6 내지 도 8을 참조하면, 도 8의 전하 펌프(60)는 제1커패시터(C1), 제2커패시터(C2), 소스 복사회로(68), 및 싱크 복사회로(69)를 더 구비한다. 상기 소스 복사 회로(68)는 제3PMOS 트랜지스터(P42)와 제4PMOS 트랜지스터(P42')를 구비한다. 상기 싱크 복사회로(69)는 제3NMOS 트랜지스터(N42)와 제4NMOS 트랜지스터(N42')를 구비한다.
도 8의 전하 펌프(60)는 제1매칭 트랜지스터(P41)와 제1PMOS 트랜지스터(P43), 및 제2PMOS 트랜지스터(P44)와 제1스위칭 트랜지스터(P45)사이에 직렬로 접속된 다수의 소스 복사회로들(68)을 구비할 수 있고, 또한, 제2매칭 트랜지스터(N43)와 제1NMOS 트랜지스터(N41), 및 제2NMOS 트랜지스터(N45)와 제2스위칭 트랜지스터(N44)사이에 직렬로 접속된 다수의 싱크 복사회로들(69)을 구비할 수 있다.
상기 제1커패시터(C1)는 전원 전압(Vdd)과 노드(A')사이에 접속되어 제 3PMOS 트랜지스터(P42)에 흐르는 전류가 제4PMOS 트랜지스터(P42')에 급격히 복사되는 것을 방지한다. 따라서, 제1커패시터(C1)는 제4PMOS 트랜지스터(P42')로 복사되는 전류를 안정적으로 공급한다.
제3PMOS 트랜지스터(P42)는 제 1매칭 트랜지스터(P41)와 제 1PMOS 트랜지스터(P43) 사이에 접속되고, 제 4PMOS 트랜지스터(P42')는 제 1스위칭 트랜지스터(P45)와 제 1노드(A) 사이에 접속된다. 상기 제 3PMOS 트랜지스터(P42)와 제 4 PMOS 트랜지스터(P42')로 구성된 소스 복사회로(68)는 제1바이어스 제어신 호(Bias_p)에 응답하여 동작한다. 상기 소스 복사회로(68)는 출력단자(OUT)에서 본 출력 임피던스를 높이기 위하여 사용된다.
상기 제2커패시터(C2)는 노드(B')와 접지(GND) 사이에 접속되어 제 3NMOS트랜지스터(N42)에 흐르는 전류가 제 4NMOS 트랜지스터(N42')에 급격히 복사되는 것을 방지한다. 따라서, 상기 제2커패시터(C2)는 제4NMOS 트랜지스터(N42')로 복사되는 전류를 안정적으로 공급한다.
제3NMOS 트랜지스터(N42)와 제4NMOS 트랜지스터(N42')로 구성된 싱크 복사회로(69)는 제2바이어스 제어 신호(Bias_n)에 응답하여 동작한다. 제3NMOS 트랜지스터(N42)는 제2매칭 트랜지스터(N43)와 제1NMOS 트랜지스터(N41) 사이에 접속되고, 제 4NMOS 트랜지스터(N42')는 제 2노드(B)와 제 2스위칭 트랜지스터(N44) 사이에 접속된다. 상기 싱크 복사회로(69)는 출력단자(OUT)에서 본 출력 임피던스를 높이기 위하여 사용된다.
도 9는 도 6과 도 8에 도시된 전하 펌프의 출력 전류 특성을 나타낸다. 도 9를 참조하면, 소스 회로(61)와 싱크 회로(62)의 턴-온시 전하 펌프(60)의 출력단자(OUT)의 전류는 빠르게 상승하고, 턴-오프 시 잔류 전하는 빠르게 방전된다. 즉, 본 발명에 따른 전하 펌프(60)의 턴-오프 시간은 상당히 짧아진다.
도 10은 도 9에 도시된 전하 펌프의 출력 전류 특성과 도 3에 도시된 출력 전류 특성과 비교한 것이다. 도 10을 참조하면, 락(lock)시 턴-온 시간이 1.5 나노 초(nano second) 정도 일 때, A11은 1c에 도시된 소스 스위칭 방식의 전하 펌프의 전류 파형을 나타내고, A12는 본 발명에 따른 전하 펌프(60)에 의한 전류의 파형을 나타낸다. 도 10을 참조하면, 본 발명에 따른 전하 펌프(60)의 턴-오프 시간은 상기 1c에 도시된 소스 스위칭 방식의 전하 펌프의 턴-오프 시간보다 상당히 감소했음을 알수 있다.
도 11은 도 6과 도 8에 도시된 전하 펌프의 출력 전류의 노이즈 특성과 도 1c와 도 4에 도시된 소스 스위칭 방식의 전하 펌프의 출력 전류의 노이즈 특성을 비교한 것이다. 도 11을 참조하면, 본 발명에 따른 전하 펌프(60)의 출력단자(OUT)의 전류 노이즈 특성(B12)은 도 1c의 소스 스위칭 방식의 전하 펌프의 출력단자의 전류 노이즈 특성(B11)보다 2dB정도 개선된 것을 알 수 있다.
즉, 본 발명에 따른 전하 펌프를 사용하는 위상 동기 루프의 인-밴드 위상 잡음(in-band phase noise)는 종래의 소스 스위칭 방식에 따른 전하 펌프를 구비하는 위상 동기 루프의 인-밴드 위상 잡음보다 2dB정도 개선된 것을 알 수 있다.
도 12는 도 6과 도 8에 도시된 전하 펌프의 출력단자의 스퓨리어스 특성과 도 1c와 도 4에 도시된 소스 스위칭 방식의 전하 펌프의 출력단자의 스퓨리어스 특성을 비교한 것이다.
도 12를 참조하면, 락(lock)시 본 발명에 따른 전하 펌프(60)의 출력단자 (OUT)에서 본 스퓨리어스 특성(C12)는 도 1c의 소스 스위칭 방식의 전하 펌프의 출력단자에서 본 스퓨리어스 특성(C11)보다 18dB정도 개선됨을 알 수 있다. 즉 전하 펌프(60)의 선형성(linearity)이 개선됨으로서 전하 펌프(60)의 스퓨리어스 특성은 상당히 개선된다.
도 13은 도 6 또는 도 8에 도시된 전하 펌프를 구비하는 위상 동기 루프의 기능 블락도를 나타낸다. 도 13을 참조하면, 위상 동기 루프(100)는 위상 주파수 검출기(Phase Frequency Detector; 50), 전하 펌프(또는 선형 전하 펌프; 60), 루프 필터(Loop Filter; 70), 전압 제어 발진기(Voltage Controller Oscillator; 80), 및 제어신호 발생부(90)를 구비한다.
상기 위상 주파수 검출기(50)는 소정의 기준 신호(ref) 및 상기 궤환 신호(Nref)를 수신하고, 이들의 위상 차이를 검출하고, 상기 위상 차이에 상응하는 제 1제어신호(UP)와 제 2제어신호(DN)를 출력한다.
상기 제어신호 출력부(90)는, 도 7에 도시된 바와 같이, 상기 제1제어신호(UP)와 제2제어신호(DN)에 기초하여 제3제어신호(sig_n)와 제4제어신호(sig_p)를 출력한다.
도 6 또는 도 8에 도시된 상기 전하펌프(60)는 상기 제1제어신호(UP)와 상기 제2제어신호(DN) 중에서 어느 하나에 응답하여 루프 필터(70)의 전압을 조절한다.
상기 전압제어 발진기(80)는 상기 루프 필터(70)의 출력 신호에 응답하여 궤환 신호(Nref)를 출력한다. 상기 전압제어 발진기(80)와 위상 주파수 검출기(50)사이에는 소정의 분주비를 갖는 주파수 분주기가 삽입될 수도 있다.
본 발명은 도면에 도시 된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 전하 펌프는 턴-오프 시간을 줄일 수 있으므로 상기 전하 펌프의 선형성을 증가한다.
또한, 본 발명에 따른 전하 펌프는 상기 전하 펌프 자체의 잡음 특성을 개선시키는 효과가 있다.
그리고, 상기 전하 펌프를 구비하는 위상 동기 루프의 기준 스퓨리어스 특성은 상당히 개선된다. 따라서 상기 전하 펌프와 상기 전하 펌프를 구비하는 위상 동기 루프는 고속 스위칭 동작을 수행할 수 있는 효과가 있다.

Claims (9)

  1. 제1제어 신호에 응답하여 전원 전압을 수신하는 제1단자와 출력단자 사이에 소스 전류 패스를 형성하기 위한 소스 회로;
    제2제어 신호에 응답하여 상기 출력단자와 접지 전압을 수신하기 위한 제2단자 사이에 싱크 전류 패스를 형성하는 싱크 회로;
    제3제어신호에 응답하여, 상기 소스 전류 패스와 상기 제2단자를 접속시키기 위한 풀-다운 회로; 및
    제4제어신호에 응답하여, 상기 싱크 전류 패스와 상기 제1단자를 접속시키기 위한 풀-업 회로를 포함하며,
    상기 제3제어신호는 상기 제1제어신호가 활성화될 때 소정 기간 동안만 활성화되고, 상기 제4제어신호는 상기 제2제어신호가 비활성화될 때 소정 기간 동안만 비활성화되는 전하 펌프.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 소스 회로는,
    제1전류 원;
    상기 제1단자와 상기 제1전류 원 사이에 직렬로 접속된 제1매칭 트랜지스터와 제1PMOS 트랜지스터; 및
    상기 제1단자와 상기 출력단자 사이에 직렬로 접속된 제1스위칭 트랜지스터와 제2PMOS 트랜지스터를 포함하며,
    상기 싱크 회로는,
    제2전류 원;
    상기 제2전류 원과 상기 제2단자 사이에 직렬로 접속된 제1NMOS 트랜지스터와 제2 매칭 트랜지스터; 및
    상기 출력 단자와 상기 제2단자 사이에 직렬로 접속된 제2NMOS 트랜지스터와 제2스위칭 트랜지스터를 포함하며,
    상기 제1제어신호는 상기 제1스위칭 트랜지스터의 게이트로 입력되고 상기 제2제어신호는 상기 제2스위칭 트랜지스터의 게이트로 입력되고, 상기 제1PMOS 트랜지스터와 상기 제2PMOS 트랜지스터는 전류 미러를 형성하고, 상기 제1NMOS 트랜지스터와 상기 제2NMOS 트랜지스터는 전류 미러를 형성하는 전하펌프.
  5. 제4항에 있어서, 상기 전하펌프는,
    상기 제1매칭 트랜지스터와 상기 제1PMOS 트랜지스터 사이에 접속된 제3PMOS 트랜지스터;
    상기 제1스위칭 트랜지스터와 상기 제2PMOS 트랜지스터 사이에 접속된 제4PMOS 트랜지스터;
    상기 제1NMOS 트랜지스터와 상기 제2 매칭 트랜지스터 사이에 접속된 제3NMOS 트랜지스터; 및
    상기 제2NMOS 트랜지스터와 상기 제2스위칭 트랜지스터 사이에 접속된 제4NMOS 트랜지스터를 더 포함하는 전하 펌프.
  6. 제5항에 있어서, 제1바이어스 제어신호는 상기 제3PMOS 트랜지스터와 상기 제4PMOS 트랜지스터 각각의 게이트로 공급되고, 제2바이어스 제어신호는 상기 제3NMOS 트랜지스터와 상기 제4NMOS 트랜지스터 각각의 게이트로 공급되는 전하펌프.
  7. 루프 필터;
    상기 루프 필터의 출력신호에 응답하여 궤환 신호를 출력하는 전압제어 발진기;
    기준신호 및 상기 궤환 신호의 위상 차이를 검출하고, 상기 위상 차이에 상응하는 제1제어신호와 제2제어신호를 출력하는 위상 주파수 검출기;
    상기 제1제어신호와 제2제어신호에 기초하여 제3제어신호와 제4제어신호를 출력하는 제어신호 출력부; 및
    상기 제1제어신호, 및 상기 제2제어신호 중에서 어느 하나에 응답하여 상기 루프 필터의 전압을 조절하는 전하 펌프를 구비하며,
    상기 전하 펌프는,
    상기 제1제어신호에 응답하여 전원 전압을 수신하는 제1단자와 상기 전하 펌프의 출력단자 사이에 소스 전류 패스를 형성하기 위한 소스 회로;
    상기 제2제어신호에 응답하여 상기 전하 펌프의 출력단자와 접지 전압을 수신하기 위한 제2단자 사이에 싱크 전류 패스를 형성하는 싱크 회로;
    활성화되는 상기 제1제어신호에 응답하여 소정 기간 동안만 활성화되는 상기 제3제어신호에 응답하여, 상기 소스 전류 패스와 상기 제2단자를 접속시키기 위한 풀-다운 회로; 및
    비활성화되는 상기 제2제어신호에 응답하여 소정 기간 동안만 비활성화되는 상기 제4제어신호에 응답하여, 상기 싱크 전류 패스와 상기 제1단자를 접속시키기 위한 풀-업 회로를 구비하는 위상동기루프.
  8. 제7항에 있어서, 상기 소스 회로는,
    제1전류 원;
    상기 제1단자와 상기 제1전류 원 사이에 직렬로 접속된 제1매칭 트랜지스터와 제1PMOS 트랜지스터; 및
    상기 제1단자와 상기 출력단자 사이에 직렬로 접속된 제1스위칭 트랜지스터와 제2PMOS 트랜지스터를 포함하며,
    상기 싱크 회로는,
    제2전류 원;
    상기 제2전류 원과 상기 제2단자 사이에 직렬로 접속된 제1NMOS 트랜지스터와 제2 매칭 트랜지스터; 및
    상기 출력 단자와 상기 제2단자 사이에 직렬로 접속된 제2NMOS 트랜지스터와 제2스위칭 트랜지스터를 포함하며,
    상기 제1제어신호는 상기 제1스위칭 트랜지스터의 게이트로 입력되고, 상기 제2제어신호는 상기 제2스위칭 트랜지스터의 게이트로 입력되고, 상기 제1PMOS 트랜지스터와 상기 제2PMOS 트랜지스터는 전류 미러를 형성하고, 상기 제1NMOS 트랜지스터와 상기 제2NMOS 트랜지스터는 전류 미러를 형성하는 위상동기루프.
  9. 제8항에 있어서, 상기 전하 펌프는,
    상기 제1매칭 트랜지스터와 상기 제1PMOS 트랜지스터 사이에 접속된 제3PMOS 트랜지스터;
    상기 제1스위칭 트랜지스터와 상기 제2PMOS 트랜지스터 사이에 접속된 제4PMOS 트랜지스터;
    상기 제1NMOS 트랜지스터와 상기 제2 매칭 트랜지스터 사이에 접속된 제3NMOS 트랜지스터; 및
    상기 제2NMOS 트랜지스터와 상기 제2스위칭 트랜지스터 사이에 접속된 제4NMOS 트랜지스터를 더 포함하는 위상동기루프.
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