KR100210347B1

KR100210347B1 - 반도체 집적 회로 및 편차 보상 시스템

Info

Publication number: KR100210347B1
Application number: KR1019960003550A
Authority: KR
Inventors: 마사유키 미즈노; 마사가쯔 야마시나
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시키가이샤
Priority date: 1995-02-10
Filing date: 1996-02-09
Publication date: 1999-07-15
Also published as: US5742195A; KR960032669A; US5801570A; JP3109560B2; JPH08223018A

Abstract

기판 전위와 독립적인 전원 전위를 갖는 전원, MOS 트랜지스터 각각의 소스 전극에 접속된 전원선, MOS 트랜지스터 중 샘플링된 MOS 트랜지스터로 이루어진 샘플회로, 샘플 회로의 검출된 동작과 기준 동작 사이의 차이를 나타내는 검출 신호를 제공하기 위해 샘플 회로의 동작을 검출하는 검출 회로 및, 검출 신호에 따라 전압을 발생시키며 전원과 전원선 사이에 접속되어 있는 전압 발생기가 결합함으로써, 기판 전위를 갖도록 기판 전극이 상호 접속되어 있는 다수의 MOS 트랜지스터들은 편차가 보상된다.

Description

반도체 집적 회로 및 편차 보상 시스템

제1도는 종래의 편차 보상 시스템의 회로도.

제2도는 본 발명의 일실시예에 따른 반도체 집적 회로의 편차 보상 시스템의 블록도.

제3도는 본 발명의 또다른 실시예에 따른 반도체 집적 회로의 편차 보상 시스템의 블록도.

제4도는 본 발명의 또다른 실시예에 따른 반도체 집적 회로의 편차 보상 시스템의 블록도.

제5도는 본 발명의 또다른 실시예에 따른 반도체 집적 회로의 편차 보상 시스템의 블록도.

제6도는 본 발명의 또다른 실시예에 따른 반도체 집적 회로의 편차 보상 시스템의 블록도.

제7도는 본 발명의 또다른 실시예에 따른 반도체 집적 회로의 편차 보상 시스템의 블록도.

제8도는 본 발명의 또다른 실시예에 따른 반도체 집적 회로의 편차 보상 시스템의 블록도.

제9도는 본 발명의 또다른 실시예에 따른 반도체 집적 회로의 편차 보상 시스템의 블록도.

제10도는 본 발명의 또다른 실시예에 따른 반도체 집적 회로의 편차 보상 시스템의 블록도.

제11도는 본 발명의 실시예에서 이용된 위상 비교기의 회로도.

제12도는 본 발명의 실시예에서 이용된 전하 펌프 회로의 일례의 회로도.

제13도는 본 발명의 실시예에서 이용된 저역 필터의 일례의 회로도.

제14도는 본 발명의 실시예에서 이용된 지연 회로의 일례의 회로도.

제15도는 본 발명의 실시예에서 이용된 전압 변환기의 일례의 회로도.

제16도는 본 발명의 실시예에서 이용된 또다른 전압 변환기의 일례의 회로도.

제17도는 본 발명의 실시예에서 이용된 전류 검출기의 일례의 회로도.

제18도는 이중 웰(우물) 구조의 단면도.

제19도는 3중 웰(우물) 구조의 단면도.

* 도면의 주요부분에 대한 부호의 설명

101 : 위상 비교기 102 : 전하 펌프

103 : 저역 필터 104 : 지연 회로

105, 106 : 전압 변환기 107 : 전류 검출기

[발명의 배경]

본 발명은 일반적으로 복수의 금속 산화물 반도체(이후 MOS라고 한다) 트랜지스터를 포함하는 반도체 집적 회로와 편차 보상 시스템에 관한 것으로서, 특히 MOS 트랜지스터들을 포함한 칩상의 반도체 집적 회로와 편차 보상 시스템에 관한 것으로, 반도체 집적 회로는 MOS 트랜지스터중 샘플 MOS 트랜지스터를 이용하고, 동시에 집적 회로 제조 공정의 복잡도를 줄여 내부 보상 시스템에 의해서 필요한 만큼 보상된 성능 편차(예, 원하는 값에 대한 동작 속도나 임계 전압의 분산 편차) 및/또는 각종 특성을 갖는다.

[관련 기술의 설명]

일반적으로 반도체 집적 회로는 반도체 제조 공정에서 칩상에 형성된 여러 소자를 포함한다. 어떤 유형의 소자는 수적으로 매우 크며, 동일 소자들이 동일 스텝으로 동시에 처리된다. 그러나 어떤 유형에 있어서, 대부분의 소자는 원하는 값에서 벗어난 특성 및/또는 성능을 갖는다. 이러한 편차는 고르지 않은 크기로 인한 불규칙으로 분산된 특성 또는 작업 조건 또는 주변 요소의 변화와 같은 랜덤하게 변화하는 동작(이후, 집합적으로 불규칙 편차 또는 단순히 편차라고 한다)으로서 나타나므로써 엄격한 기준하에서 편차는 플렉시블한 방법으로 보상된다.

소자의 특성 및/또는 성능 편차를 보상하기 위해, 각종 시스템들과 방법들이 제안되었다. 예를들면, IEEE 1994 커스텀 집적 회로의 회보 12.3.1-12.3.4 페이지에는 T.kobayashi 등에 의한 저전압 고속 동작을 위한 자기 조절 임계 전압법(SATS)이라 명명된 논문에서 트랜지스터의 임계 전압을 보상하기 위한 시스템이 논의되고 있다.

제1도는 종래의 임계 전압 보상 시스템의 회로도로, 복수의 p-채널 MOS(이후 pMOS라고 한다) 트랜지스터와 복수의 n-채널 MOS(이후 nMOS라고 한다) 트랜지스터를 포함한 반도체 집적 회로에 적용된다.

종래의 보상 시스템은 nMOS 트랜지스터들 중 샘플링된 nMOS 트랜지스터(이후 샘플 nMOS 트랜지스터라고 한다)와, 샘플 nMOS 트랜지스터의 기판 전위를 제어하는 피드백 회로를 포함한다.

제1도에 도시한 바와 같이, 샘플 nMOS 트랜지스터는 한쌍의 분압 저항 RA 및 RB로 구성된 전위차계로 분할된 공급전압이 인가되는 게이트 전극과, 접지된 소스 전극과, 부하와 pMOS 트랜지스터들중 결합된 하나의 pMOS1과 nMOS 트랜지스터들중 결합된 하나의 nMOS1의 게이트 전극에 연결되는 드레인 전극을 갖는다.

pMOS1 트랜지스터는 드레인 전극에서 nMOS 트랜지스터들 중 다른 결합된 하나의 nMOS2 이 소스 전극에 연결되고, nMOS2 트랜지스터의 드레인 전극은 nMOS 트랜지스터의 소스 전극에 연결된다. pMOS1, nMOS2 및 nMOS1 트랜지스터는 전원 단자와 접지 단자 사이에서 직렬 연결되며, 이들은 기판 바이어스 발생기의 초기치를 설정하거나 리미터로소 협동적으로 동작한다.

pMOS 트랜지스터의 nMOS 트랜지스터간의 배선은 기판 바이어스 발생기의 입력 단자에 연결되고 발생기의 출력 단자는 nMOS 트랜지스터들중 하나의 기판 전극에 연결된다. 따라서 샘플 nMOS 트랜지스터의 기판 전극에는 바이어스 발생기의 출력 신호가 피드백된다.

이처럼 종래의 보상 시스템은 nMOS 트랜지스터의 기판전위를 제어하는 역할을 하므로써 임계 전압의 불규칙적인 편차가 보상된다. 부수적으로, 여기서 사용된 바와 같이 임계 전압은 드레인 전류가 소정의 차단 레벨로 감소될 때 MOS 트랜지스터의 게이트 전압이다.

pMOS 트랜지스터의 기판 전위를 제거하기 위한 또다른 시스템이 필요하다.

이러한 종래의 방법을 응용하는데 있어, 통상의 반도체 집적 회로는 pMOS와 nMOS 트랜지스터의 기판 전위들을 제어하기 위한 한쌍의 임계 전압 보상 시스템을 필요로 하며, 보상 시스템은 반도체 제조 공정에서 3중 웰 구조를 요하는데, 3중 웰 구조로 인해 제조 공정은 그 복잡도가 증대하고 감소된 코스트 효과가 있다.

또한, 종래의 시스템에서, 샘플 nMOS 트랜지스터의 누설 전류가 임계 전압을 제어하기 위해 이용되는 종래의 시스템은 온도 변동으로 인해 누설 전류의 변동으로 영향받는 기판 전압을 가지므로써, 상기 기판 전압이 인가된 트랜지스터들의 양호한 지연 특성이 보장되지 않는다.

본 발명은 이러한 점들을 명심하여 성취한다.

[발명의 개요]

따라서 본 발명의 목적은 특성 및/또는 성능 편차가 보상된 MOS 트랜지스터를 포함한 반도체 집적 회로와 편차 보상 시스템을 제공하는 것으로, MOS 트랜지스터는 반도체 제조공정의 복잡도가 감소되고 복수의 임계 전압을 갖는다.

본 발명의 또다른 목적은 MOS 트랜지스터가 특성 편차 및/또는 주변 변동으로부터 영향을 받지 않는 양호한 동작 속도를 갖는 반도체 집적 회로와 편차 보상 시스템을 제공하는 것이다.

본 발명의 또 다른 목적은 감소된 칩크기와 파워 소모를 갖는 편차 보상된 MOS 트랜지스터를 구비한 반도체 집적 회로와 편차 보상 시스템을 제공하는 것이다.

상기 목적들을 달성하기 위하여, 본 발명의 제1실시예는, 기판 전위를 갖도록 기판 전극에 각각 연결되는 복수의 MOS 트랜지스터와; 상기 기판 전극과는 무관한 전원 전위를 갖는 전원과; 각각의 MOS 트랜지스터의 소스 전극에 연결되는 전원선과; 복수의 MOS 트랜지스터들중 샘플링된 하나의 구성된 샘플회로와; 상기 샘플 회로의 검출 동작과 기준 동작간의 차이를 나타내는 검출 신호를 제공하도록 샘플 회로의 동작을 검출하는 검출 수단 및; 상기 전원과 상기 전원선간에 연결되어 검출 신호에 따라 전압을 발생하는 전압 발생기를 포함하는 것을 특징으로 하는 반도체 집적 회로를 제공한다.

본 발명의 상기 제1실시예에서, 상기 샘플 회로는 샘플링된 MOS 트랜지스터가 외부적으로 공급된 클럭 신호를 지연시키도록 동작하는 지연 회로를 포함하며, 상기 검출 동작은 상기 지연 회로의 지연 동작을 포함하고, 상기 기준 동작은 클럭신호의 클럭킹 동작을 포함하는 것을 특징으로 한다.

또한, 본 발명의 상기 제1실시예의 상기 검출 수단은, 입력단이 상기 지연 회로의 출력단과 클럭 신호의 공급선에 연결되어 있는 위상 비교기와; 상기 위상 비교기의 입력단이 출력단에 연결되어 있는 전하 펌프 회로 및; 상기 전하 펌프 회로의 입력단이 출력단에 연결되고 상기 전압 발생기의 출력단이 입력단에 연결되어 있는 저역 필터를 포함하는 것을 특징으로 한다.

또한, 본 발명의 상기 제1실시예에서, 상기 샘플회로는 샘플링된 MOS 트랜지스터가 서로 연결된 드레인 전극 및 게이트 전극을 갖는 다이오드 회로를 포함하며, 상기 검출된 동작은 상기 다이오드 회로의 전류 도전 동작을 포함하고, 상기 기준 동작은 소정의 전류치로 한정되는 것을 특징으로 한다.

또한, 상기 목적들을 달성하기 위하여, 본 발명의 제2실시예는, 제1기판 전위를 갖는 기판 전극에 서로 연결되는 복수의 pMOS 트랜지스터와; 제1기판 전위와는 무관한 제1전원 전위를 갖는 제1전원과; 각 pMOS 트랜지스터의 소스 전극에 연결되는 제1전원선과; 기판 전극에 서로 연결되는 복수의 nMOS 트랜지스터와; pMOS 트랜지스터들중 제1샘플 pMOS 트랜지스터와 nMOS 트랜지스터들중 제1샘플 nMOS 트랜지스터로 구성된 제1샘플 회로와; 상기 제1샘플 회로의 검출 동작과 제1기준 동작간의 제1차이를 나타내는 제1검출 신호를 제공하도록 상기 제1샘플 회로의 동작을 검출하는 제1검출 수단 및; 상기 제1전원과 상기 제1전원선 사이에 연결되어 제1검출 신호에 따라 제1전압을 발생하는 제1전압 발생기를 포함하는 것을 특징으로 하는 반도체 집적 회로를 제공한다.

또한, 본 발명의 제2실시예에 다른 반도체 집적 회로는, 제2기판 전위의 기판 전극을 갖는 nMOS 트랜지스터와; 제2기판 전위와는 무관하게 제2전원 전위를 갖는 제2전원과; 각각의 nMOS 트랜지스터의 소스 전극에 연결되는 제2전원선과; pMOS 트랜지스터들중 제2샘플 pMOS 트랜지스터와 nMOS 트랜지스터들중 제2샘플 nMOS 트랜지스터로 구성된 제2샘플회로와; 제2샘플 회로의 검출 동작과 제2기준 동작간의 제2차이를 나타내는 제2검출 신호를 제공하도록 제2샘플 회로의 동작을 검출하는 제2검출 수단 및; 상기 제2전원과 제2전원선 사이에 연결되어 제2검출 신호에 따라 제2전압을 발생하는 제2전압 발생기를 더 포함하는 것을 특징으로 한다.

또한, 상기 목적들을 달성하기 위하여, 본 발명의 제3실시예는, 기판 전극에 서로 연결되는 복수의 pMOS 트랜지스터와; 기판 전위를 갖는 기판 전극에 서로 연결되는 복수의 nMOS 트랜지스터와; 기판 전위와는 무관한 전원 전위를 갖는 전원과; 각각의 nMOS 트랜지스터의 소스 전극에 연결되는 전원선과; nMOS 트랜지스터들중 샘플링된 nMOS 트랜지스터와 pMOS 트랜지스터들중 샘플링된 pMOS 트랜지스터로 구성된 샘플회로와; 상기 샘플 회로의 검출 동작과 기준 동작간의 차이를 나타내는 검출 신호를 제공하도록 상기 샘플 회로의 동작을 검출하는 검출 수단 및; 상기 전원과 상기 전원선 사이에 연결되어 검출 신호에 따라 전압을 발생하는 전압 발생기를 포함하는 것을 특징으로 하는 반도체 집적 회로를 제공한다.

더나아가 상기 목적들을 달성하기 위하여, 본 발명의 제4실시예는, 복수의 pMOS 트랜지스터와 복수의 nMOS 트랜지스터를 포함하는 반도체 집적 회로의 편차보상 시스템으로서, 제1전원 전압을 갖는 제1전원과; 제2전원 전압을 갖는 제2전원과; 제3전원 전압을 갖는 제3전원과; 제4전원 전압을 갖는 제4전원과; 기판 전압으로서 제3전원을 갖는 pMOS 트랜지스터들중 하나와 기판 전압으로서 제4전원 전압을 갖는 nMOS 트랜지스터들중 하나로 이루어지는 복수의 기본 게이트로 구성되며, 클럭 신호선으로부터 얻어지는 신호를 입력 신호로서 수신하며, 그 입력 신호가 소정 시간만큼 지연되어 출력되도록 전압 변환기의 출력 전압과 제2전원 전압 사이의 전위차와 같은 전원 전압으로 동작되는 지연 회로와; 상기 클럭 신호선으로부터 얻어지는 신호의 위상과 상기 지연 회로로부터 출력된 신호의 위상간의 차이에 따라 신호를 출력하는 위상 비교기와; 상기 위상 비교기로부터 출력된 신호를 입력으로서 수신하는 전하 펌프 회로와; 상기 전하 펌프 회로로부터 출력된 신호를 입력으로서 수신하는 저역 필터와; 상기 저역 필터로부터 출력된 신호의 변화에 따라서 제1전원 전압에 비례하여 가변하는 전위차를 갖는 출력 전압을 발생하는 전압 변환기와; 다른 pMOS 트랜지스터의 소스 전극을 위한 전원선으로서, 상기 전압 변환기의 출력 전압이 공급되는 내부 신호선과; 상기 다른 pMOS 트랜지스터의 기판 전극을 위한 것으로서, 상기 제3전원에 연결되는 제1보조 전원선 및; 다른 pMOS 트랜지스터의 기판 전극을 위한 것으로, 상기 제4전원에 연결되는 제2보조 전원선을 포함하는 것을 특징으로 하는 편차 보상 시스템을 제공한다.

또한, 상기의 목적들을 달성하기 위하여 본 발명의 제5실시예는 복수의 pMOS 트랜지스터와 복수의 nMOS 트랜지스터를 포함하는 반도체 집적 회로의 편차보상 시스템으로서, 제1전원 전압을 갖는 제1전원과; 제2전원 전압을 갖는 제2전원과; 제3전원 전압을 갖는 제3전원과; 제4전원 전압을 갖는 제4전원과; 기판 전압으로서 제3전원을 갖는 pMOS 트랜지스터들중 하나와 기판 전압으로서 제4전원 전압을 갖는 nMOS 트랜지스터들중 하나로 이루어지는 복수의 기본 게이트로 구성되며, 클럭 신호선으로부터 얻어지는 신호를 입력 신호로서 수신하며, 그 입력 신호가 소정 시간만큼 지연되어 출력되도록 전압 변환기의 출력 전압과 제2전원 전압 사이의 전위차와 같은 전원 전압으로 동작되는 지연 회로와; 상기 클럭 신호선으로부터 얻어지는 신호의 위상과 상기 지연 회로로부터 출력된 신호의 위상간의 차이에 따라 신호를 출력하는 위상 비교기와; 상기 위상 비교기로부터 출력된 신호를 입력으로서 수신하는 전하 펌프 회로와; 상기 전하 펌프 회로로부터 출력된 신호를 입력으로서 수신하는 저역 필터와; 상기 저역 필터로부터 출력된 신호의 변화에 따라서 제2전원 전압에 비례하여 가변하는 전위차를 갖는 출력 전압을 발생하는 전압 변환기와; 다른 pMOS 트랜지스터의 소스 전극을 위한 전원선으로서, 상기 전압 변환기의 출력 전압이 공급되는 내부 신호선과; 상기 다른 pMOS 트랜지스터의 기판 전극을 위한 것으로서, 상기 제3전원에 연결되는 제1보조 전원선 및; 다른 pMOS 트랜지스터의 기판 전극을 위한 것으로, 상기 제4전원에 연결되는 제2보조 전원선을 포함하는 것을 특징으로 하는 편차 보상 시스템을 제공한다.

더나아가, 상기의 목적들을 달성하기 위하여 본 발명의 제6실시예는 복수의 pMOS 트랜지스터와 복수의 nMOS 트랜지스터를 포함하는 반도체 집적 회로의 편차보상 시스템으로서, 제1전원 전압을 갖는 제1전원과; 제2전원 전압을 갖는 제2전원과; 제3전원 전압을 갖는 제3전원과; 제4전원 전압을 갖는 제4전원과; pMOS 트랜지스터들 중 샘플링된 하나의 pMOS와; pMOS 트랜지스터중 샘플링된 다른 pMOS 트랜지스터의 소스 전극을 위한 제1내부 전원선과; nMOS 트랜지스터들중 샘플링된 하나의 nMOS 트랜지스터와; nMOS 트랜지스터들중 다른 nMOS 트랜지스터의 소스 전극을 위한 제2내부 전원선과; 상기 샘플링된 pMOS 트랜지스터의 소스 전극과 제1내부 전원선 사이에서 도통되는 전류에 따라 신호를 출력하는 제1전류 검출 회로와; 상기 제1전류 검출 회로로부터 출력된 신호의 변화에 따라서 제1전원 전압에 비례하여 가변하는 전위차를 갖는 전압을 출력하는 제1전압 변환기와; 상기 샘플링된 nMOS 트랜지스터의 소스 전극과 제2내부 전원선 사이에서 도통되는 전류에 따라 신호를 출력하는 제2전류 검출 회로와; 상기 제2전류 검출 회로로부터 출력된 신호의 변화에 따라서 제1전원 전압에 비례하여 가변하는 전위차를 갖는 전압을 출력하는 제2전압 변환기와; 상기 다른 pMOS 트랜지스터의 기판 전극을 위한 것으로서 상기 제3전원에 연결된 제1보조 전원선 및; 다른 pMOS 트랜지스터의 기판 전극을 위한 것으로서 상기 제4전원에 연결된 제2보조 전원선을 포함하며, 이때 상기 샘플링된 pMOS 트랜지스터는 상기 제3전원에 연결된 기판 전극과, 드레인 전극과, 상기 제2내부 전원선에 연결된 게이트 전극을 가지며, 상기 제1내부 전원선에는 상기 제1전압 변환기로부터 출력된 전압이 공급되며, 상기 샘플링된 nMOS 트랜지스터는 상기 제4전원에 연결된 기판 전극과, 드레인 전극과, 상기 제1내부 전원선에 연결된 게이트 전극을 가지며, 상기 제2내부 전원선에는 상기 제2전압 변환기로부터 출력된 전압이 공급되는 것을 특징으로 하는 편차 보상 시스템을 제공한다.

또한, 상기의 목적들을 달성하기 위하여 본 발명의 제7실시예는 복수의 pMOS 트랜지스터와 복수의 nMOS 트랜지스터를 포함하는 반도체 집적 회로의 편차보상 시스템으로서, 제1전원 전압을 갖는 제1전원과; 제2전원 전압을 갖는 제2전원과; 제3전원 전압을 갖는 제3전원과; 제4전원 전압을 갖는 제4전원과; 기판 전압으로서 제3전원을 갖는 pMOS 트랜지스터들 중 하나와 기판 전압으로서 제4전원 전압을 갖는 nMOS 트랜지스터들중 하나로 이루어지는 복수의 기본 게이트로 구성되며, 클럭 신호선으로부터 얻어지는 신호를 입력 신호로서 수신하며, 그 입력 신호가 소정 시간만큼 지연되어 출력되도록 제2전압 변환기의 출력 전압과 제1전압 변환기의 출력 전압 사이의 전위차와 같은 전원 전압으로 동작되는 지연 회로와; 상기 클럭 신호선으로부터 얻어지는 신호의 위상과 상기 지연 회로로부터 출력된 신호의 위상간의 차이에 따라 신호를 출력하는 위상 비교기와; 상기 위상 비교기로부터 출력된 신호를 입력하므로서 수신하는 전하 펌프 회로와; 상기 전하 펌프 회로로부터 출력된 신호를 입력으로서 수신하는 저역 필터와; pMOS 트랜지스터들중 샘플링된 하나의 pMOS와; pMOS 트랜지스터중 샘플링된 다른 pMOS 트랜지스터의 소스 전극을 위한 제1내부 전원선과; nMOS 트랜지스터들중 샘플링된 하나의 nMOS 트랜지스터와; nMOS 트랜지스터들중 다른 nMOS 트랜지스터의 소스 전극을 위한 제2내부 전원선과; 상기 생플링된 pMOS 트랜지스터의 소스 전극과 제1내부 전원선 사이에서 도통되는 전류에 따라 신호를 출력하는 제1전류 검출 회로 및; 다른 pMOS 트랜지스터의 기판 전극을 위한 것으로서 상기 제4전원에 연결된 제2보조 전원선을 포함하며, 이때 상기 제2전압 변환기는 상기 저역 필터로부터 출력된 신호의 변화에 따라서 제2전원 전압에 비례하여 가변하는 전위차를 갖는 출력 전압을 발생하여, 상기 제1전압 변환기는 상기 전류 검출 회로로부터 출력된 신호의 변화에 따라서 제1전원 전압에 비례하여 가변하는 전위차를 갖는 출력 전압을 발생하는 것을 특징으로 하는 편차 보상 시스템을 제공한다.

또한, 상기 목적들을 달성하기 위하여, 본 발명의 제8실시예는, 복수의 pMOS 트랜지스터와 복수의 nMOS 트랜지스터를 포함하는 반도체 집적 회로의 편차보상 시스템으로서, 제1전원 전압을 갖는 제1전원과; 제2전원 전압을 갖는 제2전원과; 제3전원 전압을 갖는 제3전원과; 제4전원 전압을 갖는 제4전원과; 기판 전압으로서 제3전원을 갖는 pMOS 트랜지스터들중 하나와 기판 전압으로서 제4전원 전압을 갖는 nMOS 트랜지스터들중 하나로 이루어지는 복수의 기본 게이트로 구성되며, 클럭 신호선으로부터 얻어지는 신호를 입력 신호로서 수신하며, 그 입력 신호가 소정 시간만큼 지연되어 출력되도록 제2전압 변환기의 출력 전압과 제1전압 변환기의 출력 전압사이의 전위차와 같은 전원 전압으로 동작되는 지연 회로와; pMOS 트랜지스터들중 샘플링된 하나의 pMOS와; pMOS 트랜지스터중 샘플링된 다른 pMOS 트랜지스터의 소스 전극을 위한 제1내부 전원선과; nMOS 트랜지스터들중 샘플링된 하나의 nMOS 트랜지스터와; nMOS 트랜지스터들중 다른 nMOS 트랜지스터의 소스 전극을 위한 제2내부 전원선과; 상기 샘플링된 pMOS 트랜지스터의 소스 전극과 제1내부 전원선 사이에서 도통되는 전류에 따라 신호를 출력하는 제1전류 검출 회로와; 상기 다른 pMOS 트랜지스터의 기판 전극을 위한 것으로서 상기 제3전원에 연결된 제1보조 전원선 및; 다른 pMOS 트랜지스터의 기판 전극을 위한 것으로서 상기 제4전원에 연결된 제2보조 전원선을 포함하며, 이때 상기 제1전압 변환기는 상기 전류 검출 회로로부터 출력된 신호의 변화에 따라서 제1전원 전압에 비례하여 가변하는 전위차를 갖는 출력 전압을 발생하며, 상기 제1내부 전원선에는 상기 제1전압 변환기의 출력 전압이 공급되며, 상기 샘플링된 nMOS 트랜지스터는 상기 제4전원에 연결된 기판 전극과, 드레인 전극과, 상기 제1내부 전원선에 연결된 게이트 전극을 가지며, 상기 제2내부 전원선에는 상기 제2전달 변환기로부터 출력된 전압이 공급되며, 상기 제2전압 변환기는 상기 전류 검출 회로로부터 출력된 신호의 변환에 따라서 상기 제2전원 전압에 비례하여 가변하는 전위차를 갖는 출력 전압을 발생하는 것을 특징으로 하는 편차 보상 시스템을 제공한다.

또한, 상기 목적들을 달성하기 위하여, 본 발명의 제9실시예는, 다수의 pMOS 트랜지스터와 복수의 nMOS 트랜지스터를 구비하는 반도체 집적 회로의 편차보상 시스템으로서, 제1전원 전압을 갖는 제1전원과; 제2전원 전압을 갖는 제2전원과; 제3전원 전압을 갖는 제3전원과; 제4전원 전압을 갖는 제4전원과; 제3전원 전압을 기판 전압으로 갖는 pMOS 트랜지스터들 중 첫 번째 pMOS 트랜지스터와, 제4전원 전압을 기판 전압으로 갖는 nMOS 트랜지스터들중 첫 번째 nMOS 트랜지스터로 각기 구성된 다수의 제1기본 게이트로 이루어지고, 클럭 신호선으로부터 입수된 신호를 입력 신호로서 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상 같은 전원 전압으로 동작되어 그 입력 신호가 제1소정 시간만큼 지연되어 출력되는 제1지연 회로와; 클럭 신호선으로부터 얻어진 신호의 위상과 제1지연회로로부터 출력된 신호의 위상간의 차이에 따라 신호를 출력하는 제1위상 비교기와; 제1위상 비교기로부터 출력된 신호를 입력으로서 수신하는 제1전하 펌프 회로와; 제1전하 펌프 회로로부터 출력된 신호를 입력으로서 수신하는 제1저역 필터와; 제1저역 필터로부터 출력된 신호의 변화에 따라 제2전원전압에 대해 가변하는 전위차를 갖는 출력 전압을 발생시키는 제2전압 변환기와; 제3전원 전압을 기판 전압으로 갖는 pMOS 트랜지스터들 중 두 번째 pMOS 트랜지스터와, 제4전원 전압을 기판 전압으로 갖는 nMOS 트랜지스터들중 두 번째 nMOS 트랜지스터로 각기 구성된 다수의 제2기본 게이트로 이루어지되 이때, 상기 두 번째 pMOS 트랜지스터는 상기 nMOS 트랜지스터보다 더 큰 게이트폭을 가지며, 클럭 신호선으로부터 입수된 신호를 입력신호로 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상 같은 전원 전압으로 동작되어 2입력 신호가 제2소정 시간만큼 지연되어 출력되는 제2지연 회로와; 제3전원 전압을 기판 전압으로 갖는 pMOS 트랜지스터들 중 세 번째 pMOS 트랜지스터와, 제4전원 전압을 기판 전압으로 갖는 nMOS 트랜지스터들중 세 번째 nMOS 트랜지스터로 각기 구성된 다수의 제3기본 게이트로 이루어지되 이때, 상기 세 번째 nMOS 트랜지스터는 상기 pMOS 트랜지스터보다 더 큰 게이트폭을 가지며, 클럭 신호선으로부터 입수된 신호를 입력신호로 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상 같은 전원 전압으로 동작되어 2입력 신호가 제3소정 시간만큼 지연되어 출력되는 제3지연 회로와; 제2지연 회로의 출력 신호의 위상과 제3지연 회로의 출력 신호의 위상간의 차이에 따라 신호를 출력하는 제2위상 비교기와; 제2위상 비교기의 출력 신호를 입력 신호로서 수신하는 제2전하 펌프 회로와; 제2전하 펌프 회로의 출력 신호를 입력 신호로서 수신하는 제2저역 필터와; 제2저역 필터의 출력 신호의 변화에 따라 제1전원 전압에 대해 가변하는 전위차를 갖는 출력 전압을 발생시키는 제1전압 변환기와; pMOS 트랜지스터들 중 나머지 pMOS 트랜지스터의 소스 전극을 위한 것으로서, 제1전압 변환기의 출력 전압이 공급되는 제1내부 전원선과; nMOS 트랜지스터들 중 나머지 nMOS 트랜지스터의 소스 전극을 위한 것으로서, 제2전압 변환기의 출력 전압이 공급되는 제2내부 전원선과; 상기 나머지 pMOS 트랜지스터의 기판 전극을 위한 것으로서, 제3전원에 접속되는 제1보조 전원선 및; 상기 나머지 nMOS 트랜지스터의 기판 전극을 위한 것으로서, 제4전원이 접속되는 제2보조 전원선을 포함하는 것을 특징으로 하는 편차 보상 시스템을 제공한다.

또한, 상기 목적들을 달성하기 위하여 본 발명의 제10실시예는 다수의 pMOS 트랜지스터 및 다수의 nMOS 트랜지스터를 구비하는 반도체 집적 회로의 편차 보상 시스템으로서, 제1전원 전압을 갖는 제1전원과; 제2전원 전압을 갖는 제2전원과; 제3전원 전압을 갖는 제3전원과; 제4전원 전압을 갖는 제4전원과; 제3전원 전압을 기판 전압으로 갖는 pMOS 트랜지스터들중 첫 번째 pMOS 트랜지스터와, 제4전원 전압을 기판 전압으로 갖는 nMOS 트랜지스터들중 첫 번째 nMOS 트랜지스터로 각기 구성된 다수의 제1기본 게이트로 이루어지고, 클럭 신호선으로부터 입수된 신호를 입력 신호로서 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상 같은 전원 전압으로 동작되어 그 입력 신호가 제1소정 시간만큼 지연되어 출력되는 제1지연 회로와; 클럭 신호선으로부터 입수된 신호의 위상과 제1지연 회로의 출력 신호의 위상간의 차이에 따라 신호를 출력하는 제1위상 비교기와; 제1위상 비교기의 출력 신호를 입력으로서 수신하는 제1전하 펌프 회로와; 제1전하 펌프 회로의 출력 신호를 입력으로서 수신하는 제1저역 필터와; 제1저역 필터의 출력 신호의 변화에 따라 제1전원전압에 대해 가변하는 전위차를 갖는 출력 전압을 발생시키는 제1전압 변환기와; 제3전원 전압을 기판 전압으로 갖는 pMOS 트랜지스터들 중 두 번째 pMOS 트랜지스터와, 제4전원 전압을 기판 전압으로 갖는 nMOS 트랜지스터들중 두 번째 nMOS 트랜지스터로 각기 구성된 다수의 제2기본 게이트로 이루어지되 이때 상기 두 번째 pMOS 트랜지스터는 상기 nMOS 트랜지스터보다 더 큰 게이트 폭을 가지며, 클럭 신호로부터 입수된 신호를 입력 신호로 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상 전원 전압으로 동작되어 2입력 신호가 제2소정 시간만큼 지연되어 출력되는 제2지연 회로와; 제3전원 전압을 기판 전압으로 갖는 pMOS 트랜지스터들 중 세 번째 pMOS 트랜지스터와, 제4전원 전압을 기판 전압으로 갖는 nMOS 트랜지스터들중 세 번째 nMOS 트랜지스터로 각기 구성된 다수의 제3기본 게이트로 이루어지되 이때 상기 세 번째 nMOS 트랜지스터는 상기 pMOS 트랜지스터보다 더 큰 게이트 폭을 가지며, 클럭 신호선으로부터 입수된 신호를 입력 신호로 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상 같은 전원 전압으로 동작되어 2입력 신호가 제3소정 시간만큼 지연되어 출력되는 제3지연 회로와; 제2지연 회로의 출력 신호의 위상과 제3지연 회로의 출력신호의 위상간의 차이에 따라 신호를 출력하는 제2위상 비교기와; 제2위상 비교기의 출력 신호를 입력으로서 수신하는 제2전하 펌프 회로와; 제2전하 펌프 회로의 출력 신호를 입력으로서 수신하는 제2저역 필터와; 제2저역 필터의 출력 신호의 변화에 따라 제2전원전압에 대해 가변하는 전위차를 갖는 출력 신호를 발생시키는 제2전압 변환기와; pMOS 트랜지스터들중 나머지 pMOS 트랜지스터의 소스전극을 위한 것으로서, 제1전압 변환기의 출력 전압이 공급되는 제1내부 전원선과; nMOS 트랜지스터들중 나머지 nMOS 트랜지스터의 소스 전극을 위한 것으로서, 제2전압 변환기의 출력 전압이 공급되는 제2내부 전원선과; 상기 나머지 pMOS 트랜지스터의 기판 전극을 위한 것으로서, 제3전원에 접속되는 제1보조 전원선 및; 상기 나머지 nMOS 트랜지스터의 기판 전극을 위한 것으로서 제4전원이 접속되는 제2보조 전원선을 포함하는 것을 특징으로 하는 편차 보상 시스템을 제공한다.

더나아가, 상기 목적들을 달성하기 위하여, 본 발명의 제11실시예는, 다수의 pMOS 트랜지스터와 다수의 nMOS 트랜지스터를 구비하는 반도체 집적 회로의 편차보상 시스템으로서, 제1전원 전압을 갖는 제1전원과; 제2전원 전압을 갖는 제2전원과; 제3전원 전압을 갖는 제3전원과; 제4전원 전압을 갖는 제4전원과; 제1전압 변환기의 출력 전압이 제공되는 제1내부 전원선과; 제2전압 변환기의 출력 전압이 제공되는 제2내부 전원선과; 기판 전극이 제3전원에 접속되고 드레인 전극 및 게이트 전극은 제2내부 전원선에 접속된 pMOS 트랜지스터중 샘플링된 pMOS 트랜지스터와; 상기 샘플링된 pMOS 트랜지스터의 소스 전극과 제1내부 전원선 사이에 유도된 전류에 따라 신호를 출력하는 전류 검출회로와; 전류 검출 회로의 출력 신호의 변화에 따라 제1전원 전압에 대해 가변하는 전위차를 갖는 출력 전압을 발생시키는 제1전압 변환기와; 제3전원 전압을 기판 전압으로 갖는 pMOS 트랜지스터들 중 첫 번째 pMOS 트랜지스터와, 제4전원 전압을 기판 전압으로 갖는 nMOS 트랜지스터들중 첫 번째 nMOS 트랜지스터로 각기 구성된 다수의 제1기본 게이트로 이루어지되, 이때 상기 첫 번째 pMOS 트랜지스터는 상기 첫 번째 nMOS 트랜지스터보다 더 큰 게이트 폭을 가지며, 클럭 신호선으로부터 입수된 신호를 입력 신호로서 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상 같은 전원 전압으로 동작되어 그 입력 신호가 제1소정 시간만큼 지연되어 출력되는 제1지연 회로와; 제3전원 전압을 기판 전압으로 갖는 pMOS 트랜지스터들 중 두 번째 pMOS 트랜지스터와, 제4전원 전압을 기판 전압으로 갖는 nMOS 트랜지스터들중 두 번째 nMOS 트랜지스터로 각기 구성된 다수의 제2기본 게이트로 이루어지되 이때 상기 두번째 nMOS 트랜지스터는 상기 두 번째 pMOS 트랜지스터보다 더 큰 게이트폭을 가지며, 클럭 신호선으로부터 입수된 신호를 입력신호로 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상 같은 전원 전압으로 동작되어 그 입력 신호가 제2소정 시간만큼 지연되어 출력되는 제2지연 회로와; 제1지연 회로의 출력 신호의 위상과 제2지연 회로의 출력 신호의 위상간의 차이에 따라 신호를 출력하는 위상 비교기와; 위상 비교기의 출력 신호를 입력으로서 수신하는 전하 펌프 회로와; 전하 펌프 회로의 출력 신호를 입력으로서 수신하는 저역 필터와; 저역 필터의 출력 신호의 변화에 따라 제2전원 전압에 대해 가변하는 전위차를 갖는 출력 전압을 발생시키는 제2전압 변환기와; 상기 나머지 pMOS 트랜지스터의 소스 전극을 위한 전원선으로서 제공되는 제1내부 전원선과; 상기 나머지 nMOS 트랜지스터의 소스 전극을 위한 전원선으로서 공급되는 제2내부 전원선과; 제3전원에 접속된, 상기 나머지 pMOS 트랜지스터의 기판 전극을 위한 제1보조 전원선 및; 제4전원에 접속된, 상기 나머지 nMOS 트랜지스터의 기판 전극을 위한 제2보조 전원선을 포함하는 것을 특징으로 하는 편차 보상 시스템을 제공한다.

또한, 상기 목적들을 달성하기 위하여, 본 발명의 제12실시예는, 다수의 pMOS 트랜지스터 및 다수의 nMOS 트랜지스터를 구비하는 반도체 집적 회로의 편차보상 시스템으로서, 제1전원 전압을 갖는 제1전원과; 제2전원 전압을 갖는 제2전원과; 제3전원 전압을 갖는 제3전원과; 제4전원 전압을 갖는 제4전원과; 제1전압 변환기의 출력 전압이 제공되는 제1내부 전원선과; 제2전압 변환기의 출력 전압이 제공되는 제2내부 전원선과; 기판 전극이 제4전원에 접속되고 드레인 전극 및 게이트 전극은 제1내부 전원선에 접속된 nMOS 트랜지스터중 샘플링된 nMOS 트랜지스터와; 상기 샘플링된 nMOS 트랜지스터의 소스 전극과 제2내부 전원선간에 유도된 전류에 따라 신호를 출력하는 전류 검출회로와; 전류 검출 회로의 출력 신호의 변화에 따라 제2전원 전압에 대해 가변하는 전위차를 갖는 출력 전압을 발생시키는 제2전압 변환기와; 제3전원 전압을 기판 전압으로 갖는 pMOS 트랜지스터들 중 첫 번째 pMOS 트랜지스터와, 제4전원 전압을 기판 전압으로 갖는 nMOS 트랜지스터들중 첫 번째 nMOS 트랜지스터로 각기 구성된 다수의 제1기본 게이트로 이루어지되, 이때 상기 첫 번째 pMOS 트랜지스터는 상기 첫 번째 nMOS 트랜지스터보다 더 큰 게이트폭을 가지며, 클럭 신호선으로부터 입수된 신호를 입력신호로 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상 같은 전원 전압으로 동작되어 그 입력 신호가 제1소정 시간만큼 지연되어 출력되는 제1지연 회로와; 제3전원 전압을 기판 전압으로 갖는 pMOS 트랜지스터들 중 두 번째 pMOS 트랜지스터와, 제4전원 전압을 기판 전압으로 갖는 nMOS 트랜지스터들중 두 번째 nMOS 트랜지스터로 각기 구성된 다수의 제2기본 게이트로 이루어지되, 이때 상기 두 번째 nMOS 트랜지스터는 상기 두 번째 pMOS 트랜지스터보다 더 큰 게이트폭을 가지며, 클럭 신호선으로부터 입수된 신호를 입력신호로 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상 같은 전원 전압으로 동작되어 그 입력 신호가 제2소정 시간만큼 지연되어 출력되는 제2지연 회로와; 제1지연회의 출력된 신호의 위상과 제2지연 회로의 출력 신호의 위상간의 차이에 따라 신호를 출력하는 위상 비교기와; 위상 비교기로부터 출력 신호의 입력으로서 수신하는 전하 펌프 회로와; 전하 펌프 회로의 출력 신호를 입력으로서 수신하는 필터와; 저역 필터의 출력 신호의 변화에 따라 제1전원전압에 대해 가변하는 전위차를 갖는 출력 전압을 발생시키는 제1전압 변환기와; 상기 나머지 pMOS 트랜지스터의 소스 전극을 위한 전원선으로서 공급되는 제1내부 전원선과; 상기 나머지 nMOS 트랜지스터의 소스 전극을 위한 전원선으로서 공급되는 제2내부 전원선과; 제3전원에 접속된, 상기 나머지 pMOS 트랜지스터의 기판 전극을 위한 제1보조 전원선 및; 제4전원에 접속된, 상기 나머지 nMOS 트랜지스터의 기판 전극을 위한 제2보조 전원선을 포함하는 것을 특징으로 하는 편차 보상 시스템을 제공한다.

따라서, 본 발명에 따르면 반도체 집적 회로는 반도체 제조 공정에서 형성된 복수의 MOS 트랜지스터를 채널폭과 관계없이 발생되는 동일한 구동 전류로 동작가능한 pMOS 또는 nMOS트랜지스터로 포함한다.

그러므로, 채널폭은 감소된 파워 소모와 감소된 열방사를 허용하면서 이용가능한 제조 공정의 기술로 가능한한 작게 설계될 수 있다.

즉, 본 발명에 따르면, 위상 동기 루프(이후, PLL이라고 한다)에 대한 기술은 소자의 특성 편차 뿐만 아니라 주변 변동에 관계없이 성취되는 양호한 동작 속도가 가능한 반도체 집적 회로를 제공하도록 MOS 트랜지스터의 소위 기판 효과(substrate effect)와, 이용될 복수의 임계 전압과 감소된 복잡도를 갖는 MOS 트랜지스터를 갖는 반도체 제조 공정과 결합된다.

특히, 트랜지스터의 채널폭과 관계없이 nMOS 트랜지스터와 pMOS 트랜지스터에 동일한 구조(드라이브)전류를 인가하므로써 반도체 집적 회로의 파워 소모를 효과적으로 감소시키면서 관련 프로세스 기술에 의해 이용가능한 최소값으로 nMOS 트랜지스터와 pMOS 트랜지스터의 설계 채널폭이 크기적으로 감소된다.

특히, 통상의 부하를 갖는 인버터와 같은 복수의 기본 게이트 회로들은 입출력단들 사이에서 얻어지는 양호한 지연 시간을 갖도록 PLL 기술에 의해 제어되도록 종속 접속(cascade)된다.

기본 게이트 회로를 통한 지연은 임계 전압을 변화하도록 이용된 MOS 트랜지스터의 기판 효과(때로는 기판 바이어스 효과라 불리움)를 이용하므로써 제어가능하다.

nMOS 트랜지스터의 경우, 임계 전압은 트랜지스터의 기판 전위가 소스 전위보다 낮게 될 때 큰 값을 가지며, 기판 전위가 소스 전위보다 높게 될 때 작은 값을 가진다.

이와는 대조적으로, pMOS 트랜지스터의 경우, 임계 전압은 트랜지스터의 기판 전위가 소스 전위보다 낮게 될 때 작은 값을 가지며, 기판 전위가 소스 전위보다 높게 될 때 큰 값을 가진다.

이와 관련하여, 인버터 회로가 nMOS 트랜지스터와 pMOS 트랜지스터로 이루어진 종래의 반도체 집적 회로에 있어서, 인버터 회로는 nMOS 트랜지스터의 소스 단자와 기판 단자의 전위를 접지 전위를 고정시키고, pMOS 트랜지스터의 소스 단자와 기판 단자의 전위를 전원 전위로 고정시켜 동작된다.

그러나, 인버터 회로가 nMOS 트랜지스터와 pMOS 트랜지스터로 이루어진 본 발명에 따른 반도체 집적 회로에 있어서, nMOS 트랜지스터의 기판 단자는 접지 전위로 고정되고 pMOS 트랜지스터의 기판단자는 전원 전위로 고정되는 반면에, nMOS 트랜지스터의 소스 단자와 pMOS 트랜지스터의 소스 단자에는 PLL기술에 의해 제어된 전압 변환기에서 발생된 전압이 공급된다.

즉, 통상의 부하를 갖는 인버터와 같은 복수의 기본 게이트 회로들은 제어된 소스 전위를 갖는 nMOS 트랜지스터와 제어된 소스 전위를 갖는 pMOS 트랜지스터를 제공하도록 pMOS 트랜지스터의 소스단에서 전압 변압 변환기와 nMOS 트랜지스터의 소스단에서 전압 변환기를 제어하므로써 성취되는 양호한 지연 시간을 갖도록 PLL기술에 따라서 제어되게 종속 접속된다.

본 발명에 따른 반도체 집적 회로에 있어서, 전압 변환기에서 발생된 전압은 특성 편차 및/또는 주변 변동으로 인한 영향과는 무관하게 양호한 동작 속도가 달성되면서, 기본 게이트 회로에 있어 nMOS 및 pMOS 트랜지스터와 동일 방법으로 기판 전위가 설정되는 MOS 트랜지스터에 전원 전압으로서 공급된다.

또한 MOS 트랜지스터는 관련 반도체 제조 공정의 복잡도가 증가되지 않고 복수의 임계 전압을 갖게 된다.

또한, 본 발명에 따른 반도체 집적 회로에 있어서, 전압 변환기가 소스 전위로서 nMOS 트랜지스터에 공급될 전위를 발생하는 검출 신호를 제공하도록 샘플 nMOS의 온 상태 전류(on-state current)를 검출하고, 또다른 전압 변환기가 pMOS 트랜지스터에 소스 전위로서 공급된 전위를 발생하는 또다른 검출신호를 제공하도록 샘플 pMOS의 온 상태 전류를 검출하므로써 동일 효과가 달성된다.

또한, 본 발명에 따른 반도체 집적 회로에 있어서, pMOS 트랜지스터와 pMOS 트랜지스터보다 큰 채널폭을 갖는 nMOS 트랜지스터를 포함하는 복수의 종속 접속된 인버터 회로로 구성된 지연 회로와 nMOS 트랜지스터와 nMOS 트랜지스터보다 큰 채널폭을 갖는 pMOS 트랜지스터를 포함하는 복수의 종속 접속된 인버터 회로로 구성된 또다른 지연 회로의 결합에 PLL 기술이 응용되므로써, nMOS 트랜지스터의 소스단에서 전압 변환기와 pMOS 트랜지스터의 소스단에서 또다른 전압 변환기를 제어하여 입출력 사이에서 양호한 지연이 얻어지고, nMOS와 pMOS트랜지스터가 채널폭에 관계없이 동일 구동 전류를 갖도록 임계 전압이 조정되므로써, 채널폭이 관련 반도체 제조 공정에서 최소의 이용가능한 크기로 설계됨에 따라 파워 소모가 감소캐 된다.

본 발명에 따르면 편차 보상 시스템을 포함하는 반도체 집적 회로에서 이중 웰 구조(double well structure)가 응용 가능하다.

이후, 본 발명의 보다 상세한 설명을 위해 첨부된 도면들을 참조하여 실시예들을 설명하기로 한다. 동일 부재는 동일 참조부호를 붙인다.

제2도는 본 발명의 일실시예에 따른 칩상에 형성된 반도체 집적 회로에서 편차 보상 시스템(1)의 블록도이다.

반도체 집적 회로는 제조 공정에서 동시에 형성된 복수의 pMOS 트랜지스터와 복수의 nMOS 트랜지스터를 갖는다. 이들 트랜지스터는 편차 보상 시스템에서 pMOS 및 nMOS 트랜지스터로서 채용되도록 선택된다.

제2도에 도시한 바와 같이, 편차 보상 시스템(1)은 입력으로서 클럭 신호선(201)으로부터 얻어지는 클럭 신호를 수신하여 지연시켜 지연된 클럭 신호를 출력하는 지연 회로(104)와, 클럭 신호선(201)으로부터 얻어지는 신호의 위상과 지연 회로(104)의 출력 신호의 위상간의 차이에 따라 신호를 출력하는 위상 비교기(101)를 포함한다.

편차 보상 시스템(1)은 입력으로서 위상 비교기(101)의 출력 신호를 수신하는 전하 펌프 회로(102)와, 입력으로서 전하 펌프 회로(102)의 출력신호를 수신하는 저역 필터(103)와, 저역 필터(103)의 출력 신호의 증감에 따라 제1전원(301)에 비례하여 가변하는 전위차로서 출력 전압을 발생하여 제1내부 전원선(202)에 공급하는 제1전압 변환기(105)를 더 포함한다.

편차 보상 시스템(1)은 제3전원(303)에 연결되는 제1보조 전원선(203)과 제4전원(304)에 연결되는 제2보조 전원선을 더 포함한다.

클럭 신호선(201)으로부터의 클럭 신호는 외부에서 공급된 기준 신호로서 작용한다. 제1전원(301)은 전원 전압선(Vdd)이며, 제2전원(302)는 접지 전위(GND)를 갖는다. 제3 및 제4전원(303 및 304)은 바이어스 공급원으로서 작용하고, 제1 및 제2보조 전원선은 바이어스 전위를 공급하도록 제공된다.

지연 회로(104)는 복수의 기본 게이트 회로를 포함하며, 클럭 신호선(201)으로부터 클럭 신호가 입력된다. 기본 게이트 회로는 제1전압 변환기(105)의 출력 전압과 제2전원(302)의 전압간의 전위차에 대응하는 전원 전압으로 동작가능하다.

게이트 회로는 기판 전위로서 제3전원(303)의 전위를 갖는 pMOS 트랜지스터와 기판 전위로 제4전원(304)의 전위를 갖는 nMOS 트랜지스터로 구성된다.

제11도는 편차 보상 시스템(1)에서 위상 비교기(101)의 회로도이다.

제11도의 위상 비교기(101)는 6개의 2입력/1출력 NAND 게이트(101a 내지 101f)와, 하나의 4입력/1출력 NAND 게이트(101g) 및, 한쌍의 3입력/1출력 NAND 게이트(101h 및 101i)를 포함한다. NAND 게이트(101a)는 하나의 입력에서 비교기(101)의 입력단자(11)에 연결되고, 다른입력에서 NAND 게이트(101h)의 출력에 연결되며, 한 출력에서 NAND 게이트(101c)의 한 입력, NAND 게이트(101g)의 한 입력, NAND 게이트(101h)의 한 입력에 연결된다.

이와는 달리 NAND 게이트(101b)는 한 입력에서 비교기(101)의 또다른 입력단자(12)에 연결되고, 다른 입력에서 NAND 게이트(101i)의 출력에 연결되며, 출력에서 NAND 게이트(101f)의 출력, NAND 게이트(101g)의 다른 입력, 및 NAND 게이트(101i)의 한 입력에 연결된다.

NAND 게이트(101c)는 다른 입력에서 NAND 게이트(101d)의 출력에 연결되고, 한 출력에서 NAND 게이트(101d)의 출력, NAND 게이트(101g)의 다른 입력 및 NAND 게이트(101h)의 다른 입력에 연결된다. NAND 게이트(101f)는 다른 입력에서 NAND 게이트(101e)의 출력에 연결되고, 출력에서 NAND 게이트(101e)의 한 입력, NAND 게이트(101g)의 나머지 입력 및 NAND 게이트(101i)의 다른 입력에 연결된다.

게이트(101g)는 출력에서 게이트(101d)의 다른 입력, 게이트(101e)의 다른 입력, 게이트(101h)의 나머지 입력, 및 게이트(101i)의 나머지 입력에 연결된다. 게이트(101h, 101i)의 출력은 비교기(101)의 출력 단자 U1 및 D1에 각각 연결된다.

따라서 제11도의 위상 비교기(101)는 내부 플립플롭을 가진 순차 회로로서 구성된다. 비교기(101)의 출력단(U1, D1)에서 관측될 신호 상태는 입력단(I1, I2)에서의 신호 상태와 비교기(101)의 이전 신호 상태에 따라서 변화된다.

예를들면, 이전 상태가 입력단에서 I1=1, I2=1이고 출력단에서 U1=0, D1=1이라고 하고, 입력단에서 신호 상태가 I1=1, I2=0의 상태로 변화하면, 즉 입력 I2가 1에서 0으로 변화하면, 출력단에서 신호 상태는 U1=0, D=0이 된다.

이와 관련하여 제11도에 도시한 디지털 타입의 위상 비교기(101)에서, 입력 신호가 1에서 0으로 변화할때만, 출력 신호에서 변화가 나타난다. 입력 신호가 0에서 1로 변화되는 경우, 출력단에 신호 상태의 변화는 일어나지 않는다. 그러므로 입력 신호가 50% 듀티 파형을 가질 필요는 없다.

제12도는 편차 보상 시스템(1)에서 전하 펌프 회로(102)의 회로도이다.

제12도의 전하 펌프 회로(102)는 전원 단자 Vdd와 접지단자 GND 사이에 직렬 연결되는 pMOS 트랜지스터(102a)와 nMOS 트랜지스터(102b)를 포함한다.pMOS 트랜지스터(102a) 및 nMOS 트랜지스터(102b)는 입력 단자 UP-(-는 로우 엑티브 상태를 의미한다)와 DOWN을 거쳐 위상 비교기(101)의 출력단자 U1 및 D1에 연결된 게이트 전극을 갖는다. pMOS 및 nMOS 트랜지스터(102a, 102b)의 드레인 전극은 회로(102)의 출력 단자를 거쳐 저역 필터(103)에 연결되는 배선을 갖는다.

입력단자 UP-가 엑티브 레벨을 가질때, pMOS 트랜지스터(102a)는 턴온(전류 도전 상태)되어, 회로의 출력단에 연결된 캐패시터(예를들어 저역 필터(103)의 후술될 캐패시터)는 상승된 전위를 발생하는 전류로 충전된다. 입력 단자 DOWN이 엑티브 상태이면, nMOS 트랜지스터(102b)는 출력단에 연결된 캐패시터가 하강 전위로 방전되도록 턴온(전류 도전 상태)가 된다.

제13도는 시스템(1)에서 저역 필터(103)의 회로도를 도시한다.

제13도의 저역 필터(103)는 필터(103)의 입력단자 IN과 출력단자 OUT 사이에 연결된 저항(103a)(저항 R을 갖는) R과 출력 단자 OUT와 접지 단자 GND사이에 연결되는 캐패시터(103b)(용량 C를 갖는)를 포함한다. 입력 단자 IN은 전하 펌프 회로(102)의 출력 단자에 연결된다. 캐패시터 C는 공지된 바와 같이 값이 저항 R과 용량 C로 정해지는 시정수에 따라서 전하 펌프 회로(102)의 출력에 따라 전류량을 충방전한다.

제14도는 시스템(1)에서 지연 회로(104)의 회로도를 도시한다.

제14도의 지연 회로(104)는 pMOS 트랜지스터(104-ia)와 nMOS 트랜지스터(104-ib)로 구성된 CMOS인버터로서 복수개의 종속 접속된 기본게이트(104-i)를 포함하며, 여기서 I는 1 I N의 관계를 갖는 임의의 정수이고, N은 1보다 큰 소정의 양의 정수이다.

각 게이트(104-i)에서, pMOS와 nMOS 트랜지스터(104-ia) 및 (104-ib)는 입력 노드(104-ic)에 상호 접속된 게이트 전극과, 출력 노드(104-id)에 상호 접속된 드레인 전극을 갖는다. 지연 회로(104)의 입력 단자 IN은 제1게이트(104-1)의 입력 노드(104-1c)에 연결되고, 최종 게이트(104-N)의 출력 노드(104-Nd)는 회로(104)의 출력 단자 OUT에 연결된다. 어느 게이트(104-i)(i N-1)의 출력 노드(104-id)는 다음 게이트(104-(i+1))의 입력 노드(104-(i+1)c)에 연결된다.

각각의 pMOS 트랜지스터(104-ia)는 제3전원(303)으로부터 공급된 기판 전압을 갖으며, 각각의 nMOS 트랜지스터(1024-ib)는 제4전원(304)으로부터 공급된 기판 전압을 갖는다.

시스템(1)의 경우, 각 pMOS 트랜지스터(104-ia)의 소스 전극은 제1전압 변환기(105)에 연결되고, 각 nMOS 트랜지스터(104-ib)의 소스 전극은 제2전원(304)에 연결된다.

제15도는 시스템(1)에서 제1전압 변환기(105)의 회로도를 도시한다.

제15도의 전압 변환기(105)는 연산 증폭기(이후 때론 간단히 OP라고도 한다)(105a)와 구동 증폭기로서 동작가능한 pMOS 트랜지스터(105b)를 포함한다.

연산 증폭기(105a)는 반전(-) 입력 단자에서 전압 변환기(105)의 입력 단자 IN에 연결되고, 비반전(+) 입력 단자에서 변환기(105)의 출력 단자 OUT에 연결된다.

pMOS 트랜지스터(105b)는 게이트 전극에서 OP(105a)의 출력 단자에, 소스 전극에서 제1전원(301)에, 드레인 전극에서 변환기(105)의 출력 단자에 연결되므로써, 트랜지스터(105b)의 출력은 OP(105a)의 비반전 입력 단자로 피드백된다.

시스템1에서, 변환기(105)의 입력 단자 IN이 저역 필터(103)의 출력 단자가 저역 필터(103)의 출력 단자에 연결될 때, 변환기(105)는 필터(103)의 출력 전위에 따라 단자 OUT에서 전위를 출력한다.

제2도에 도시한 바와 같이, 시스템(1)에서 지연 회로(104)의 입력과 출력 사이의 지연 시간이 위상 비교기(101), 전하 펌프 회로(102), 저역 필터(103), 및 제1전압 변환기(105)의 결합에 의해 클럭 신호선(201)으로부터 입력된 클럭 신호의 주기와 같도록 제어된다.

제1내부 전원선(202)은 제1전원(301)과 제1전압 변환기(제15도 참조)의 결합에 의해 발생된 전위를 갖는다. 제2내부 전원선(205)은 제2전원(302)에 의해 발생된 전위를 갖는다.

각 nMOS 트랜지스터에서, 임계 전압은 트랜지스터의 기판 전위가 소스 전위보다 낮을 때 큰 값을 갖고, 기판 전위가 소스 전위보다 높을 때 작은 값을 갖는다. 각 pMOS 트랜지스터에서, 임계 전압은 트랜지스터의 기판 전위가 소스 전위보다 낮을 때 작은 값을 갖고, 트랜지스터의 기판 전위가 소스 전위보다 높을 때 큰 값을 갖는다.

그러므로 지연 회로(104)의 입출력간의 지연 시간은 제1전압 변환기(105)에 의해 제어가능하다.

보상 시스템은 제1내부 전원선(202)과 제2내부 전원선(205)이 전원측 전위와 접지측 전위를 갖고, 제1보조 전원선(203)과 제2보조 전원선(204)이 pMOS 트랜지스터의 기판 전위와 nMOS 트랜지스터의 기판 전위를 갖는 CMOS 회로를 포함한다.

보상 시스템에서 MOS 트랜지스터는 보상 시스템의 동작 속도가 지연 회로(104)의 입출력단의 지연 시간으로 나타나도록 지연 회로(104)에서 MOS 트랜지스터와 동일한 프로세스로 형성된다.

지연 회로(104)의 입출력간의 지연 시간이 위상 비교기(101), 전하 펌프 회로(102), 저역 필터(103) 및 제1전압 변환기(105)에 의해 클럭 신호선(201)의 클럭 신호의 주기와 같도록 제어되며, 기본 게이트의 지연 특성을 나타내는 회로(104)의 입출력간의 지연 시간이 원하는 동작 속도로 PLL조절되도록 지연 회로(104)의 기본 게이트로서 MOS 트랜지스터처럼 MOS 트랜지스터의 기판 전위가 제어되는 트랜지스터의 채널폭과 산화막 두께 및 길이와 같은 소자의 불규칙적인 편차로 인해 그리고 온도 및 전원 전압과 같은 동작 제어 주변 요소의 변화로 변동하는 경향을 MOS 트랜지스터의 특성이 가해질에도, 지연 시간은 보상된 시스템에서의 지연 시간을 따르므로서 변동 경향에 대해서 효과적으로 보상된다.

부수적으로, 제1도에 도시한 종래의 보상 시스템은 반도체 제조 공정에서 형성될 때 3중 웰 구조를 필요로 하므로써 생산 가격의 증대를 초래한다.

그러나, 제2도의 보상 시스템을 포함한 반도체 집적 회로는 이중 웰 구조를 이용하므로써 형성되고, 종래의 경우에 견줄 정도로 pMOS 트랜지스터 및 nMOS 트랜지스터의 임계값들의 효과적인 편차 보상이 가능하다.

제2도의 반도체 집적 회로는 부가되는 단계없이 서로 임계값이 다른 복수 유형의 nMOS 트랜지스터를 형성할 수 있으면서 공통의 제2보조 전원선과 제1보조 전원선을 갖도록 쌍으로 된다.

제1전원(301)과 제2전원(302)이 제3전원(303) 및 제4전원(304)에 공통일 때 제2도의 반도체 집적 회로로 달성된다.

제11도 내지 제15도에 도시한 회로들은 단지 본 발명의 용이한 이해를 돕기 위한 실시예들이다.

제3도는 본 발명의 일실시예에 따른 칩상에 형성된 반도체 집적 회로에서 편차 보상 시스템(2)의 블록도이다.

반도체 집적 회로는 제조 공정에서 동시에 형성된 복수의 pMOS 트랜지스터와 복수의 nMOS 트랜지스터를 갖는다. 상기 트랜지스터는 편차 보상 시스템(2)에서 pMOS 와 nMOS트랜지스터로서 채용되도록 선택한다.

제3도에 도시한 바와 같이, 편차 보상 시스템(2)는 입력으로서 클럭 신호선(201)으로부터 얻어진 클럭 신호를 수신하여 지연시켜 지연된 클럭 신호를 출력하는 지연 회로(104)와, 클럭 신호선(201)으로부터 얻은 신호의 위상과 지연 회로(104)의 출력 신호의 위상간 차이에 따라 신호를 출력하는 위상 비교기(101)를 포함한다.

보상 시스템(2)은 입력으로서 위상 비교기(101)의 출력 신호를 수신하는 전하 펌프 회로(102)와, 입력으로서 전하 펌프 회로(102)의 출력 신호를 수신하는 저역 필터(103)와, 저역 필터(103)의 출력 신호의 증감에 따라 제2전원(302)에 비례하여 변화하는 전위차로서 출력 전압을 발생하여 제2내부 전원선(205)에 공급하는 제2전압 변환기(106)를 포함한다.

시스템(2)은 또한 제3전원(303)에 연결된 제1보조 전원선(203)과, 제4전원(304)에 연결된 제2보조 전원선(204)을 포함한다.

지연 회로(104)는 클럭 신호선(201)으로부터의 클럭 신호가 입력되는 복수의 기본 게이트 회로를 포함한다. 기본 게이트 회로는 제1전원(301)의 전압과 제2전압 변환기(106)의 출력 전압간의 전위차에 대응하는 전원 전압으로 동작 가능하다. 각 게이트 회로는 기판 전위로서 제3전원(303)의 전위를 갖는 pMOS 트랜지스터와 기판 전위로서 제4전원(304)의 전위를 갖는 nMOS 트랜지스터로 구성된다.

제11도는 시스템(2)에서 위상 비교기(101)의 회로도를 도시한다.

제12도는 시스템(2)에서 전하 펌프 회로(102)의 회로도를 도시한다.

제13도는 시스템(2)에서 저역 필터(103)의 회로도를 도시한다.

제14도는 시스템(2)에서 지연 회로(104)의 회로도를 도시한다.

제14도의 지연 회로(104)는 pMOS 트랜지스터(104-ia) 및 nMOS 트랜지스터(104-ib)로 구성된 CMOS 인버터로서 복수의 종속 접속된 기본 게이트(104-i)를 포함한다.

각 pMOS 트랜지스터(104-ia)는 제3전원(303)으로부터 공급된 기판 전압을 가지며, nMOS 트랜지스터(104-ib)는 제4전원(304)으로부터 공급된 기판 전압을 갖는다.

시스템(2)의 경우, 각 pMOS 트랜지스터(104-ia)의 소스 전극은 제1전원(301)에 연결되고, 각 nMOS 트랜지스터(104-ib)의 소스 전극은 제2전압 변환기(106)의 출력단에 연결된다.

제16도는 시스템(2)에서 제2전압 변환기(16)의 회로도를 도시한다.

제16도의 전압 변환기(16)는 연산 증폭기(106a)와 구동 증폭기로서 동작가능한 nMOS 트랜지스터(106b)를 포함한다.

연산 증폭기(106a)는 전압 변환기(106)의 입력단자 IN에서 반전(-)입력단자에 연결되고, 비반전(+)입력 단자에서 변환기(106)의 출력 단자 OUT에 연결된다.

nMOS 트랜지스터(106b)는 게이트 전극에서 OP(106a)의 출력 단자에 연결되고, 소스 전극에서 제2전원(302)에 연결되며, 드레인 전극에서 변환기의 출력 단자 OUT에 연결되므로써, 트랜지스터(106b)의 출력은 OP(106a)의 비반전 입력 단자에 피드백된다.

시스템(2)에서, 변환기(106)의 입력 단자 IN이 저역 필터(103)의 출력 단자에 연결될 때, 변환기(106)는 필터(103)의 출력 전위에 따른 전위를 단자 OUT에서 출력한다.

제3도에 도시한 바와 같이, 시스템(2)에서 지연 회로(104)의 입출력간 지연 시간은 위상 비교기(101), 전하 펌프 회로(102), 저역 필터(103), 및 제2전압 변환기(106)의 결함에 의해 클럭 신호선(201)에서 입력된 클럭 신호의 주기와 같도록 제어된다.

제2내부 전원선(205)는 제2전원(302)는 제2전압 변환기(106)(제16도)의 결합에 의해 발생된 전위를 갖는다.

제1내부 전원선(202)는 제1전원(301)에 의해 발생된 전위를 갖는다.

각 nMOS 트랜지스터에서, 임계 전압은 트랜지스터의 기판 전위가 소스 전위보다 낮을 때 큰 값을 가지며, 기판 전위가 소스 전위보다 높을 때 작은 값을 갖는다. 각 pMOS 트랜지스터에서, 임계 전압은 트랜지스터의 기판 전위가 소스 전위보다 낮을 때 작은 값을 가지며, 기판 전위가 소스 전위보다 높을 때 큰 값을 가진다.

그러므로 지연 회로(104)의 입출력간의 지연 시간은 제2전압 변환기(106)에 의해 제어가능하다.

보상 시스템은 제1내부 전원선(202)과 제2내부 전원선(205)이 전원측 전위와 접지측 전위를 가지며, 제1보조 전원선(203)과 제2보조 전원선(204)이 pMOS 트랜지스터의 기판 전위와 nMOS 트랜지스터의 기판 전위를 갖는 CMOS 트랜지스터를 구비한다.

보상 시스템에서 MOS 트랜지스터는 보상 시스템의 동작 속도가 지연 회로(104)의 입출력단간 지연 시간으로 표현될 수 있도록 지연 회로(104)의 MOS 트랜지스터와 같은 조립 공정으로 형성된다.

지연 회로(104)의 입출력간 지연 시간이 위상 비교기(101), 전하 펌프 회로(102), 저역 필터(103) 및 제2전압 변환회로(106)에 의해 클럭 신호선(201)의 클럭 신호의 주기와 동등하도록 제어되며, 그 안의 MOS 트랜지스터의 특성이 온도와 전원 전압과 같은 동작 제어 환경 요인의 변화에 의해서 변동하려는 경향이 있는 경우 그리고 산화막 두께와 트랜지스터 채널의 길이 및 포고가 같은 소자의 불규칙적인 편차로 인한 경우에도, 그러한 모든 MOS 트랜지스터의 기판 전위는, 각 기본 게이트의 지연 특성을 표현하는 지연 회로(104)의 입출력간 지연시간이 소정의 동작 속도로 PLL 조절되도록, 지연 회로(104)의 기본 게이트에 있어서, MOS 트랜지스터와 같이 제어되므로, 변동 경향을 효과적으로 보상할 수 있게 된다.

부가적으로, 제1도에 도시된 종래의 보상 시스템은 전술한 바와 같이 반도체 제조 공정시 3중 웰 구조(triple well structure)가 형성되어야 할 필요가 있으므로 제조 비용이 증가된다.

그러나, 제3도의 보상 시스템을 포함하는 반도체 집적 회로는 이중 웰 구조를 이용하여 형성될수 있으므로 종래의 경우에 비해 충분할 정도로 pMOS 트랜지스터 및 nMOS 트랜지스터의 임계값을 효과적으로 편차 보상할 수 있다.

제3도의 반도체 집적 회로는 그들 사이에 공동의 제1보조 전원선과 그들 사이에 공동의 제2보조 전원선과 그들 사이에 공동의 제2보조 전원선을 쌍으로 가질 수 있으므로, 조립 공정에 부가의 단계 없이도 임계값이 서로 다른 복수의 nMOS 트랜지스터의 형태를 형성할 수 있다.

제3도의 반도체 집적 회로에 있어서, 제1전원(301)과, 제2전원(302)이 각각 제3전원(303)과 제4전원(304)에 공통이면 유사한 효과를 얻을수 있다.

제11도 내지 제14도 및 제16도에 예시된 회로들은 본 발명의 이해 증진을 위한 예에 지나지 않음이 명백하다.

제4도는 본 발명의 실시예에 따른 칩위에 형성된 반도체 집적 회로에서 편차 보상 시스템(1)의 블록도이다.

이 실시예에 있어서, 반도체 집적 회로는 조립 공정시 동시에 형성되는 복수의 pMOS 트랜지스터와 조립 공정이 동시에 형성되는 복수의 nMOS 트랜지스터를 가진다. 이러한 트랜지스터들은 편차 보상 시스템(3)에서 pMOS 및 nMOS 트랜지스터로서 사용되도록 임의로 선택된다.

제4도에 도시되어 있는 바와 같이, 편차 보상 시스템(3)은 제1전원(301), 제2전원(302), 제3전원(303), 제4전원(304), 샘플 pMOS 트랜지스터(109), 샘플 nMOS 트랜지스터(110), 제1내부 전원선(202) 및 제2내부 전원선(205)을 포함하고 있다.

샘플 pMOS 트랜지스터는 기판 전극이 제3전원(303)에 접속되고 드레인 전극과 게이트 전극이 제2내부 전원선(205)에 접속된다.

보상 시스템(3)은 샘플 pMOS 트랜지스터(109)의 소스 전극과 제1내부 전원선(202) 사이에 도통되는 전류에 따라서 신호를 발생하는 제1전류 검출 회로(107) 및, 제1전류 검출회로(107)로부터 출력되는 신호의 변화에 따라서 제1전원(301)에 상대적으로 가변하는 전위차를 가지는 전압을 출력하는 제1전압 변환 회로(105)를 더 포함한다.

제1내부 전원선(202)에는 제1전압 변환 회로(105)의 출력 전압이 공급된다.

샘플 nMOS 트랜지스터(110)는 기판 전극이 제4전원(304)에 접속되고, 드레인 전극과 게이트 전극이 제1내부 전원선(202)에 접속된다.

시스템(3)은 샘플 nMOS 트랜지스터(110)의 소스 전극과 제2내부 전원선(105) 사이에 도통되는 전류에 따라서 신호를 출력하는 제2전류 검출 회로(108) 및, 제2전류 검출회로(108)로부터 출력되는 신호의 변화에 따라서 제2전원(302)에 상대적으로 가변하는 전위차를 가지는 전압을 출력하는 제2전압 변환 회로(106)를 더 포함한다.

제2내부 전원선(205)에는 제2전압 변환 회로(106)로부터 출력되는 전압이 공급된다.

시스템(3)은 제1보조 전원선(203)이 제3전원(303)에 접속되고 제2보조 전원선(204)이 제4전원(304)에 접속된다.

제15는 시스템(3)이 있어서 제1전압 변환 회로(105)의 회로도를 예시적으로 도시한다. 제1전압 변환 회로(105)는 제1전류 검출 회로(107)의 출력 신호를 입력 단자 IN에서 수신한다.

제16는 시스템(3)이 있어서 제2전압 변환 회로(106)의 회로도를 예시적으로 도시한다. 제2전압 변환 회로(106)는 제2전류 검출 회로(108)의 출력 신호를 입력 단자 IN에서 수신한다.

제17도는 시스템(3)에 있어서 전류 검출 회로(1070의 일예의 회로도를 도시한다.

제17도의 회로는 제1전류 검출 회로(17)이고, 제1전압 변환 회로(105)의 출력 전압은 회로(107)의 입력 단자 IN로 입력되고, 샘플 pMOS 트랜지스터(109)의 소스 전극을 회로(107)의 다른 입력 단자 IN2에 접속된다고 가정한다. 입력 단자 IN1 및 IN2는 저항 RO를 통해서 상호 접속된다.

더욱이, 입력 단자 IN1는 전압 플로워 동작 증폭기 OP1와 저항 R1을 통해서 동작 증폭기 OP3의 비반전 입력 단자에 접속된다. 다른 입력 단자 IN2는 다른 전압 플로워 동작 증폭기 OP2 및 저항 R2를 통해서 동작 증폭기 OP3의 반전 입력 단자에 접속된다. 이 증폭기 OP3의 출력 단자는 저항 R5을 통해서 증폭기 OP3의 반전 단자에 접속되고, 전류 검출기(107)의 출력 단자 OUT1에 직접 접속되며, 그 단자 OUT1은 제1전압 변환기(105)의 입력 단자에 접속된다.

증폭기 OP3의 비반전 단자는 저항 R4을 통해서 접지 단자에 접속된다. 저항 R1 및 R2의 저항성이 동등(R1=R2=RS)하고 저항 R4 및 R5의 저항성이 동등(R4=R5=Rf)하면, 동작 증폭기 OP3는 전류 I가 검출가능하도록 전위차를 이득(=Rf/Rs)으로 곱하므로 동작 증폭기 OP1 및 OP2의 출력 전압들간의 전위차(=IxRO; I를 저항 R0에 의해서 도통되는 전류라고 설정한다)와 등가인 전압을 출력한다.

보상 시스템(3)은 샘플 pMOS 트랜지스터(109) 및 샘플 nMOS 트랜지스터(110)가 소정의 전류들을 온 상태로 도통하도록 제1 및 제2전류 검출회로(107 및 108)의 제1 및 제2전압 변환기(105 및 106)에 의해서 제어된다.

제1내부 전원선(202)은 제1전원(301)과 제1전압 변환기(105)의 조합에 의해서 진전된 전위를 가지며, 제2내부 전원선(205)은 제2전원(302)과 제2전압 변환기(106)의 조합에 의해서 진전된 전위를 가진다.

각 nMOS 트랜지스터에 있어서, 임계 전압은 트랜지스터의 기판 전위가 소스 전위보다 낮을수록 더 큰 값을 갖고, 기판 전위가 소스 전위보다 높아질수록 더 낮은 값을 갖는다. 각 pMOS 트랜지스터에서, 임계 전압은 트랜지스터의 기판 전위가 소스 전위보다 낮아질수록 더 작은 값을 갖고, 기판 전위가 소스 전위보다 높아질수록 더 큰 값을 갖는다. 따라서 샘플 pMOS 트랜지스터(109)의 온상태를 전류는 제1 및 제2 전압 변환 회로(105 및 106)에 의해서 제어될 수 있다.

보상 시스템에서 MOS 트랜지스터는 보상 시스템의 동작 속도가 샘플 pMOS 및 샘플 nMOS 트랜지스터(109 및 110)의 온 상태 전류로 표현될 수 있도록 지연 회로(104)와 샘플 회로의 MOS 트랜지스터와 같은 조립 공정으로 형성된다.

샘플 pMOS 트랜지스터 및 샘플 nMOS 트랜지스터(109 및 110)의 온 상태가 제1 및 제2전류 검출회로(107 및 108)와 제1 및 제2전압 변환 회로(105 및 106)에 의해서 원하는 대로 제어되면, 보상 시스템에서 그안의 MOS 트랜지스터의 특성이 온도와 전원 전압과 같은 동작 제어 환경 요인의 변화에 의해서 변동하려는 경향이 있는 경우 그리고 산화막 두께와 트랜지스터 채널의 길이 및 폭과 같은 소자의 불규칙한 편차로 인한 경우에도, 그러한 모든 MOS 트랜지스터의 기판 전위는, 시스템의 pMOS 및 nMOS 트랜지스터의 지연 특성을 표현하는 샘플 MOS 트랜지스터(109 및 110)의 온 상태 전류가 원하는 대로 조절되도록, 샘플 MOS 트랜지스터와 같이 제어되므로, 변동 경향을 효과적으로 보상할 수 있게 된다.

부가적으로, 제1도에 도시된 종래의 보상 시스템은 전술한 바와 같이 반도체 조립 공정시 3중 웰 구조가 형성되어야 할 필요가 있으므로 제조 비용이 증가된다.

그러나, 제4도의 보상 시스템을 포함하는 반도체 집적 회로는 이중 웰 구조를 사용하여 형성할 수 있으므로, 종래 경우에 비해 충분할 정도로 pMOS 트랜지스터 및 nMOS 트랜지스터의 임계값들을 효과적으로 편차 보상할 수 있다.

제4도의 반도체 집적 회로는 그들 사이에 공동의 제1보조 전원선과 그들 사이에 공동의 제2보조 전원선을 쌍으로 가질 수 있으므로, 조립 공정에 부가의 단계 없이도 임계값이 서로 다른 복수의 nMOS 트랜지스터의 형태를 형성할 수 있다.

제4도의 반도체 집적 회로에 있어서, 제1전원(301)과 제2전원(302)이 각각 제3전원(303)과 제4전원(304)에 공통이면 유사한 효과를 얻을 수 있다.

제15도 내지 제17도에 예시된 회로들은 본 발명의 이해 증진을 위한 예에 지나지 않음이 명백하다.

제5도는 본 발명의 실시예에 따른 칩에 형성된 반도체 집적 회로 있어서 편차 보상 시스템(4)의 블록도이다.

이 실시예에 있어서, 반도체 집적 회로는 제조 공정상 동시에 형성된 복수의 pMOS 트랜지스터와 제조 공정상 동시에 형성된 복수의 nMOS 트랜지스터를 갖고 있다. 이러한 트랜지스터들은 편차 보상 시스템(4)에서 pMOS 및 nMOS 트랜지스터로서 사용되도록 임의로 선택된다.

제5도에 도시되어 있는 바와 같이, 편차 보상 시스템(4)은 제1전원(301), 제2전원(302), 제3전원(303), 제4전원(304), 클럭 신호선(201), 지연 회로(104), 전하 펌프 회로(102), 저역 필터(103), 제1전압 변환회로(105) 및, 제2전압 변환 회로(106)를 포함하고 있다.

지연 회로(104)는 복수의 기본 게이트로 구성되어 있고, 각 기본 게이트는 기판 전압으로서 제3전원(303)의 전압을 갖는 pMOS 트랜지스터 및, 기판 전압으로서 제4전원(304)의 전압을 갖고 nMOS 트랜지스터로 이루어져 있다.

지연 회로(104)는 클럭 신호선(201)으로부터 얻은 클럭 신호를 입력 신호로서 수신하고, 제1전압 변환 회로(105)의 출력 전압과 제2전압 변환 회로(106)간의 전위차와 등가인 전원 전압에 의해서 동작되므로, 지연 회로(104)로의 입력 신호는 소정 시간만큼 지연되어 출력된다.

위상 비교회로(101)는 클럭 신호선(201)으로부터 얻은 신호의 위상과 지연 회로(104)로부터의 신호의 위상간의 차에 따라서 신호를 출력한다.

전하 펌프 회로(102)는 위상 비교 회로(103)로부터 출력되는 신호를 입력으로서 수신한다.

저역 통과 필터 회로(103)는 전하 펌프 회로(102)로부터 출력되는 신호를 입력으로서 수신한다.

제2전압 변환 회로(106)는 저역 통과 필터 회로(103)로부터 출력되는 신호의 변화에 따라서 제2전원(302)의 전압에 상대적으로 가변하는 전위차를 갖는 출력 전압을 발생한다.

보상 시스템(4)은 샘플 pMOS 트랜지스터(109), 제1전류 검출 회로(107), 제1전압 변환 회로(105)의 출력 신호가 공급되는 제1내부 전원선(202), 제2전압 변환 회로(106)의 출력 전압이 공급되는 제2내부 전원선(205), 제3전원(303)에 접속되는 제1보조 전원선(203) 및 제4전원(304)에 접속되는 제2보조 전원선(204)을 더 포함하고 있다.

샘플 pMOS 트랜지스터(109)는 기판 전극이 제3전원(303)에 드레인 전극과 게이트 전극이 제2내부 전원선(205)에 접속되어 있다.

제1전류 검출 회로(107)는 샘플 pMOS 트랜지스터(109)의 소스 전극이 제1내부 전원선(202)간에 도통되는 전류에 따라서 신호를 발생한다.

제1전압 변환 회로(105)는 제1전류 검출 회로(107)로부터 출력되는 신호의 변환에 따라서 제1전원(301)의 전압에 상대적으로 가변하는 전위차를 가지는 출력 전압을 발생한다.

제11도는 시스템(4)에 있어서 위상 비교 회로(101)의 회로도를 예시적으로 도시한다.

제12도는 시스템(4)에서 전하 펌프 회로(102)의 회로도를 예시적으로 도시한다.

제13도는 시스템(4)에서 저역 통과 필터(103)의 회로도를 예시적으로 도시한다.

제14도는 시스템(4)에서 지연 회로(104)의 회로도를 예시적으로 도시한다.

제14도의 지연 회로(104)는 CMOS 반전 회로로서 복수의 연속 기본 게이트(104-i)를 구비하며, 각각의 연속 기본 게이트는 pMOS 트랜지스터(104-ia)와 nMOS 트랜지스터(104-ib)로 구성되어 있다.

각각의 제1의 pMOS 트랜지스터(104-ia)는 제3전원(303)으로부터 공급되는 기판 전원을 가지며, 각각의 제1의 nMOS 트랜지스터(104-ib)는 제4전원(304)으로부터 공급되는 기판 전원을 갖는다.

시스템(4)의 경우, 각 pMOS 트랜지스터의 소스 전극에는 제1내부 전원선(202)의 전위가 공급되고, 각 nMOS 트랜지스터(104-ib)의 소스 전극에는 제2내부 전원선(205)의 전위가 공급된다.

제15도는 시스템(4)에 있어서 제1전압 변환회로(105)이 회로도를 예시적으로 도시한다. 제1전압 변환 회로(105)는 제1전류 검출 회로(107)의 출력 신호를 입력 단자 IN에서 수신한다.

제16도는 시스템(4)에 있어서 제2전압 변환 회로(106)의 회로도를 예시적으로 도시한다. 제2전압 변환 회로(106)는 저역 필터(103)의 출력 신호를 입력 단자 IN에서 수신한다.

제17도는 시스템(4)에 있어서 제1전류 검출 회로(107)의 회로도를 예시적으로 도시한다.

제5도에 도시되어 있는 바와 같이, 지연 회로(104)의 입출력간 지연 시간은 위상 비교 회로(101), 전하 펌프 회로(102), 저역 필터(103) 및 제2전압 변환 회로(106)의 조합에 의해서 클럭 신호선(201)으로부터 출력되는 클럭 신호의 주기에 등가가 되도록 제어된다.

더욱이, 샘플 pMOS 트랜지스터의 온 상태(on-state) 전류는 제1전류 검출 회로(107)와 제1전압 변환 회로(105)의 조합에 의해서 소정의 값으로 제어된다.

제1내부 전원선(202)은 제1전원(301)과 제1전압 변환 회로(105)의 조합에 의해서 진전된 전위를 갖는다. 제2내부 전원선(205)은 제2전원(302)과 제2전압 변환 회로(106)의 조합에 의해서 진전된 전위를 가진다.

각 nMOS 트랜지스터에 있어서, 임계 전압은 트랜지스터의 기판 전위가 그의 소스 전위보다 낮을수록 더 큰 값을 갖고, 기판 전위가 소스 전위보다 더 높아질수록 더 낮은 값을 갖는다.

각 pMOS 트랜지스터에 있어서, 임계 전압은 트랜지스터의 기판 전위가 그의 소스 전위보다 낮아질수록 더 작은 값을 갖고, 기판 전위가 소스 전위보다 높아질수록 더 큰 값을 갖는다. 따라서 지연 회로(104)의 지연 시간 및 샘플 pMOS 트랜지스터(109)의 온 상태 전류는 제1 및 제2 전압 변환 회로(105 및 106)에 의해서 제어될 수 있다.

보상 시스템은 제1내부 전원선(202)과 제2내부 전원선(205)이 각각 전원측 전위와 접지측 전위를 가지며 제1 보조 전원선(203)과 제2보조 전원선(204)이 각각 pMOS 트랜지스터의 기판 전위와 nMOS 트랜지스터의 기판 전위를 갖는 CMS 트랜지스터를 구비한다.

보상 시스템의 MOS 트랜지스터는 보상 시스템의 pMOS 및 nMOS 트랜지스터의 동작 속도가 지연 회로(104)의 입출력간 지연 시간과 샘플 pMOS 트랜지스터(109)의 온 상태 전류로 표현될 수 있도록 지연 회로(104)의 샘플 회로의 MOS 트랜지스터와 같은 조립 공정으로 형성된다.

지연 회로(104)의 입출력간 지연 시간이 위상 비교기(101), 전하 펌프 회로(102), 저역 필터(103) 및 제2전압 변환 회로(106)에 의해서 클럭 신호선(201)의 클럭 신호의 주기와 동등하도록 제어되면 또한 pMOS 트랜지스터(109)의 온 상태 전류가 제1전류 검출 회로(107)와 제1전압 변환 회로(105)에 의해서 원하는 대로 제어되면, 보상 시스템에서 그안의 MOS 트랜지스터 특성이 온도와 전원 전압과 같은 동작 제어 환경 요인의 변화에 의해서 변동하려는 경향이 있는 경우 그리고 산화막 두께와 트랜지스터 채널의 길이 및 폭과 같은 소자의 불규칙한 편차로 인한 경우에도, 그러한 MOS 트랜지스터의 기판 전위는, 각 기본 게이트 및 MOS 트랜지스터의 동작 특성을 표현하는 지연 회로(104)의 입출력간 지연시간과 샘플 pMOS 트랜지스터(109)의 온 상태 전류가 소정의 동작 속도로 조절되도록, 지연 회로(104)의 샘플 회로(109)의 기본 게이트에 있어서의 MOS 트랜지스터와 같이 제어되므로, 변동 경향을 효과적으로 보상할 수 있게 된다.

부가적으로, 제1도에 도시된 종래의 보상 시스템은 전술한 보상 시스템은 전술한 바와 같이 반도체 조립 공정시 3중 웰 구조가 형성되어야 할 필요가 있으므로 제조 비용이 증가된다.

그러나, 제5도의 보상 시스템을 포함하는 반도체 집적 회로는 이중 웰 구조를 사용하여 형성할 수 있으므로, 종래 경우에 비해 충분할 정도로 pMOS 트랜지스터 및 nMOS 트랜지스터의 임계값들을 효과적으로 편차 보상할 수 있다.

제5도의 반도체 집적 회로는 그들 사이에 공동의 제1보조 전원선과 그들 사이에 공동의 제2보조 전원선을 쌍으로 가질 수 있으므로, 조립 공정에 부가의 단계 없이도 임계값이 서로 다른 복수의 nMOS 트랜지스터의 형태를 형성할 수 있다.

제5도의 반도체 집적 회로에 있어서, 제1전원(301)과 제2전원(302)이 각각 제3전원(303)과 제4전원(304)에 공통이면 유사한 효과를 얻을 수 있다.

제11도 내지 제17도에 예시된 회로들은 본 발명의 이해 증진을 위한 예에 지나지 않음이 명백하다.

제6도는 본 발명의 실시예에 따른 칩에 형성된 반도체 집적 회로 있어서 편차 보상 시스템(5)의 블록도이다.

이 실시예에 있어서, 반도체 집적 회로는 제조 공정상 동시에 형성된 복수의 pMOS 트랜지스터와 제조 공정상 동시에 형성된 복수의 nMOS 트랜지스터를 갖고 있다. 이러한 트랜지스터들은 편차 보상 시스템(5)에서 pMOS 및 nMOS 트랜지스터로서 사용되도록 임의로 선택된다.

제6도에 도시되어 있는 바와 같이, 편차 보상 시스템(5)은 제1전원(301), 제2전원(302), 제3전원(303), 제4전원(304), 클럭 신호선(201), 지연 회로(104), 전하 펌프 회로(102), 저역 필터(103), 제1전압 변환회로(105) 및, 제2전압 변환 회로(106)를 포함하고 있다.

제1전압 변환 회로(105)는 저역 통과 필터 회로(103)로부터 출력되는 신호의 변화에 따라서 제1전원(301)의 전압에 상대적으로 가변하는 전위차를 갖는 출력 전압을 발생한다.

보상 시스템(4)은 샘플 pMOS 트랜지스터(110), 제2전류 검출 회로(108), 제1전압 변환 회로(105)의 출력 신호가 공급되는 제1내부 전원선(202), 제2전압 변환 회로(106)의 출력 전압이 공급되는 제2내부 전원선(205), 제3전원(303)에 접속되는 제2보조 전원선(203) 및 제4전원(304)에 접속되는 제2보조 전원선(204)을 더 포함하고 있다.

샘플 pMOS 트랜지스터(110)는 기판 전극이 제4전원(304)에 드레인 전극과 게이트 전극이 제1내부 전원선(202)에 접속되어 있다.

제2전류 검출 회로(108)는 샘플 pMOS 트랜지스터(110)의 소스 전극이 제2내부 전원선(205)간에 도통되는 전류에 따라서 신호를 발생한다.

제2전압 변환 회로(106)는 제2전류 검출 회로(108)로부터 출력되는 신호의 변환에 따라서 제2전원(302)의 전압에 상대적으로 가변하는 전위차를 가지는 출력 전압을 발생한다.

제11도는 시스템(5)에 있어서 위상 비교 회로(101)의 회로도를 예시적으로 도시한다.

제12도는 시스템(5)에서 전하 펌프 회로(102)의 회로도를 예시적으로 도시한다.

제13도는 시스템(5)에서 저역 통과 필터(103)의 회로도를 예시적으로 도시한다.

제14도는 시스템(5)에서 지연 회로(104)의 회로도를 예시적으로 도시한다.

시스템(4)의 경우, 각 pMOS 트랜지스터(104-ia)의 소스 전극에는 제1내부 전원선(202)의 전위가 공급되고, 각 nMOS 트랜지스터(104-ib)의 소스 전극에는 제2내부 전원선(205)의 전위가 공급된다.

제15도는 시스템(4)에 있어서 제1전압 변환회로(105)이 회로도를 예시적으로 도시한다. 제1전압 변환 회로(105)는 저역 필터(103)의 출력 신호를 입력 단자 IN에서 수신한다.

제16도는 시스템(5)에 있어서 제2전압 변환 회로(106)의 회로도를 예시적으로 도시한다. 제2전압 변환 회로(106)는 제2전류 검출 회로(108)의 출력 신호를 입력 단자 IN에서 수신한다.

제17도는 시스템(5)에 있어서 제2전류 검출 회로(108)의 회로도를 예시적으로 도시한다.

제6도에 도시되어 있는 바와 같이, 지연 회로(104)의 입출력간 지연 시간은 위상 비교 회로(101), 전하 펌프 회로(102), 저역 필터(103) 및 제1전압 변환 회로(105)의 조합에 의해서 클럭 신호선(201)으로부터 출력되는 클럭 신호의 주기에 등가가 되도록 제어된다.

더욱이, 샘플 pMOS 트랜지스터(110)의 온 상태(on-state) 전류는 제2전류 검출 회로(108)와 제2전압 변환 회로(106)의 조합에 의해서 소정의 값으로 제어된다.

각 nMOS 트랜지스터에 있어서, 임계 전압은 트랜지스터의 기판 전위가 그의 소스 전위보다 낮을수록 더 큰 값을 갖고, 기판 전위가 소스 전위보다 높아질수록 더 낮은 값을 갖는다.

각 pMOS 트랜지스터에 있어서, 임계 전압은 트랜지스터의 기판 전위가 그의 소스 전위보다 낮아질수록 더 작은 값을 갖고, 기판 전위가 소스 전위보다 높아질수록 더 큰 값을 갖는다. 따라서 지연 회로(104)의 지연 시간 및 샘플 pMOS 트랜지스터(110)의 온 상태 전류는 제1 및 제2 전압 변환 회로(105 및 106)에 의해서 제어될 수 있다.

보상 시스템의 MOS 트랜지스터는 보상 시스템의 pMOS 및 nMOS 트랜지스터의 동작 속도가 지연 회로(104)의 입출력간 지연 시간과 샘플 mMOS 트랜지스터(110)의 온 상태 전류로 표현될 수 있도록 지연 회로(104)의 샘플 회로(110)의 MOS 트랜지스터와 같은 조립 공정으로 형성된다.

지연 회로(104)의 입출력간 지연 시간이 위상 비교기(101), 전하 펌프 회로(102), 저역 필터(103) 및 제1전압 변환 회로(105)에 의해서 클럭 신호선(201)의 클럭 신호의 주기와 동등하도록 제어되면 또한 pMOS 트랜지스터(110)의 온 상태 전류가 제2전류 검출 회로(108)와 제1전압 변환 회로(106)에 의해서 원하는 대로 제어되면, 보상 시스템에서 그안의 MOS 트랜지스터 특성이 온도와 전원 전압과 같은 동작 제어 환경 요인의 변화에 의해서 변동하려는 경향이 있는 경우 그리고 산화막 두께와 트랜지스터 채널의 길이 및 폭과 같은 소자의 불규칙한 편차로 인한 경우에도, 그러한 MOS 트랜지스터의 기판 전위는, 각 기본 게이트 및 MOS 트랜지스터의 동작 특성을 표현하는 지연 회로(104)의 입출력간 지연시간과 샘플 pMOS 트랜지스터(110)의 온 상태 전류가 소정의 동작 속도로 조절되도록, 지연 회로(104)의 샘플 회로(110)의 기본 게이트에 있어서의 MOS 트랜지스터와 같이 제어되므로, 변동 경향을 효과적으로 보상할 수 있게 된다.

그러나, 제6도의 보상 시스템을 포함하는 반도체 집적 회로는 이중 웰 구조를 사용하여 형성할 수 있으므로, 종래 경우에 비해 충분할 정도로 pMOS 트랜지스터 및 nMOS 트랜지스터의 임계값들을 효과적으로 편차 보상할 수 있다.

제6도의 반도체 집적 회로는 그들 사이에 공동의 제1보조 전원선과 그들 사이에 공동의 제2보조 전원선을 쌍으로 가질 수 있으므로, 조립 공정에 부가의 단계 없이도 임계값이 서로 다른 복수의 nMOS 트랜지스터의 형태를 형성할 수 있다.

제6도의 반도체 집적 회로에 있어6서, 제1전원(301)과 제2전원(302)이 각각 제3전원(303)과 제4전원(304)에 공통이면 유사한 효과를 얻을 수 있다.

제7도는 본 발명의 실시예에 따른 칩에 형성된 반도체 집적 회로 있어서 편차 보상 시스템(6)의 블록도이다.

이 실시예에 있어서, 반도체 집적 회로는(후술되는 제2 pMOS 및 제3 nMOS 트랜지스터를 제외하고) 제조 공정상 동시에 형성된 복수의 pMOS 트랜지스터와 제조 공정상 동시에 형성된 복수의 nMOS 트랜지스터를 갖고 있다. 이러한 트랜지스터들은 편차 보상 시스템(6)에서 pMOS 및 nMOS 트랜지스터로서 사용되도록 임의로 선택된다.

제7도에 도시되어 있는 바와 같이, 편차 보상 시스템(6)은 제1전원(301), 제2전원(302), 제3전원(303), 제4전원(304), 제1지연 회로(104), 제1위상 비교 회로(101), 제1전하 펌프 회로(102), 제1저역 필터 회로(103), 제1전압 변환회로(301), 제2전압 변환 회로(302), 제1전압 변환 회로(301)의 출력 전압이 공급되는 제1내부 전원선(202), 제2전압 변환회로(302)의 출력 전압이 공급되는 제2내부 전원선(205), 제3전원(303)에 접속되는 제1보조 전원선(203) 및, 제4전원(304)에 접속되는 제2보조 전원선(204)을 포함하고 있다.

제1지연 회로(104)는 복수의 기본 게이트로 구성되어 있고, 각 기본 게이트는 기판 전압으로서 제3전원(303)의 전압을 갖는 pMOS 트랜지스터(이하, 제1의 pMOS 트랜지스터라고도 함) 및, 기판 전업으로서 제4전원(304)의 전압을 갖는 nMOS 트랜지스터(이하, 제1의 nMOS 트랜지스터라고도 함)로 이루어져 있다.

제1지연 회로(104)는 클럭 신호선(201)으로부터 얻은 클럭 신호를 입력 신호로서 수신하고, 제1전압 변환 회로(105)의 출력 전압과 제2전압 변환 회로(106)의 출력 전압간의 전위차와 실질적으로 등가인 전원 전압에 의해서 동작되므로, 제1지연 회로(104)로의 입력 신호는 소정 시간만큼 지연되어 출력된다.

재1위상 비교회로(101)는 클럭 신호선(201)으로부터 얻은 신호의 위상과 제1지연 회로(104)로부터의 신호의 위상간의 차에 따라서 신호를 출력한다.

제1전하 펌프 회로(102)는 제1위상 비교 회로(103)로부터 출력되는 신호를 입력으로서 수신한다.

제1저역 통과 필터 회로(103)는 제1전하 펌프 회로(102)로부터 출력되는 신호를 입력으로서 수신한다.

제2전압 변환 회로(106)는 제1저역 통과 필터 회로(103)로부터 출력되는 신호의 변화에 따라서 제2전원(302)의 전압에 상대적으로 가변하는 전위차를 갖는 출력 전압을 발생한다.

보상 시스템(6)은 제2지연회로(114), 제3지연회로(125), 제2위상 비교 회로(111), 제2전하 펌프 회로(112) 및 제2저역 필터 회로(113)를 더 포함하고 있다.

제2지연 회로(114)는 복수의 기본 게이트로 구성되어 있고, 각 기본 게이트는 기판 전압으로서 제3전원(303)의 전압을 갖는 pMOS 트랜지스터(이하, 제2의 pMOS 트랜지스터라고도 함) 및, 기판 전업으로서 제4전원(304)의 전압을 갖는 nMOS 트랜지스터(이하, 제2의 nMOS 트랜지스터라고도 함)로 이루어져 있다.

제2의 pMOS 트랜지스터는 제2의 nMOS 트랜지스터보다 충분히 넓은 게이트 폭을 갖는다.

제2지연 회로(114)는 클럭 신호선(201)으로부터 얻은 클럭 신호를 입력 신호로서 수신하고, 제1전압 변환 회로(105)의 출력 전압과 제2전압 변환 회로(106)의 출력 전압간의 전위차와 등가인 전원 전압에 의해서 동작되므로, 제2지연 회로(114)로의 입력 신호는 소정 시간만큼 지연되어 출력된다.

제3지연 회로(115)는 복수의 기본 게이트로 구성되어 있고, 각 기본 게이트는 기판 전압으로서 제3전원(303)의 전압을 갖는 pMOS 트랜지스터(이하, 제3의 pMOS 트랜지스터라고도 함) 및, 기판 전업으로서 제4전원(304)의 전압을 갖는 nMOS 트랜지스터(이하, 제3의 nMOS 트랜지스터라고도 함)로 이루어져 있다.

제3의 pMOS 트랜지스터는 제3의 nMOS 트랜지스터보다 충분히 넓은 게이트 폭을 갖는다.

제3지연 회로(115)는 클럭 신호선(201)으로부터 얻은 클럭 신호를 입력 신호로서 수신하고, 제1전압 변환 회로(105)의 출력 전압과 제2전압 변환 회로(106)의 출력 전압간의 전위차와 등가인 전원 전압에 의해서 동작되므로, 제3지연 회로(115)로의 입력 신호는 소정 시간만큼 지연되어 출력된다.

제2위상 비교회로(111)는 제2지연 회로(114)로부터 출력되는 신호의 위상과 제3지연 회로(115)로부터 출력되는 신호의 위상간의 차에 따라서 신호를 출력한다.

제2전하 펌프 회로(112)는 제2위상 비교 회로(111)로부터 출력되는 신호를 입력으로서 수신한다.

제2저역 통과 필터 회로(113)는 제2전하 펌프 회로(112)로부터 출력되는 신호를 입력으로서 수신한다.

제1전압 변환 회로(105)는 제2저역 통과 필터 회로(113)로부터 출력되는 신호의 변화에 따라서 제1전원(301)에 상대적으로 가변하는 전위차를 갖는 출력 전압을 발생한다.

제11도는 시스템(6)에 있어서 위상 비교 회로(101 및 111)의 일예의 회로도를 도시한다.

제12도는 시스템(6)에서 전하 펌프 회로(102 및 112)의 일예의 회로도를 도시한다.

제13도는 시스템(6)에서 저역 통과 필터(103 및 113)의 일예의 회로도를 도시한다.

제14도는 시스템(6)에서 지연 회로(104, 114 및 115)의 일예의 회로도를 도시한다.

각각의 제1의 pMOS 트랜지스터(104-ia)는 그리고 제2 및 제3의 pMOS 트랜지스터는 제3전원(303)으로부터 공급되는 기판 전원을 가지며, 각각의 제1의 nMOS 트랜지스터(104-ib) 그리고 제2 및 제3의 nMOS 트랜지스터는 제4전원(304)으로부터 공급되는 기판 전원을 갖는다.

시스템(6)의 경우, 각 pMOS 트랜지스터의 소스 전극에는 제1내부 전원선(202)의 전위가 공급되고, 각 nMOS 트랜지스터의 소스 전극에는 제2내부 전원선(205)의 전위가 공급된다.

제15도는 시스템(6)에 있어서 제1전압 변환회로(105)이 회로도를 예시적으로 도시한다. 제1전압 변환 회로(105)는 제2저역 필터(113)의 출력 신호를 입력 단자 IN에서 수신한다.

제16도는 시스템(6)에 있어서 제2전압 변환 회로(106)의 회로도를 예시적으로 도시한다. 제2전압 변환 회로(106)는 저역 필터 회로(103)의 출력 신호를 입력 단자 IN에서 수신한다.

제7도에 도시되어 있는 바와 같이, 시스템(6)에 있어서, 제1지연 회로(104)의 입출력간 지연 시간은 제1위상 비교 회로(101), 제1전하 펌프 회로(102), 제1저역 필터(103) 및 제2전압 변환 회로(106) 및 제1지연 회로(104)로 구성되는 제1의 PLL에 의해서 클럭 신호선(201)으로부터 출력되는 클럭 신호의 주기에 등가가 되도록 제어된다.

더욱이, 제2지연 회로(114)의 입출력간 지연 시간과 제3지연 회로(115)의 입출력간 지연시간은, 제2위상 비교회로(111), 제2전하 폄프 회로(112), 제2저역 필터 회로(113), 제1전압 변환 회로(105), 제2지연 회로(114) 및 제3지연 회로(115)로 구성되는 제2의 PLL 회로에 의해서 그 지연 시간들간의 정합을 위해서 제어된다.

제1내부 전원선(202)은 제1전원(301)과 제1전압 변환 회로(105)의 조합에 의해서 진전된 전위를 가지며, 제2내부 전원선(205)은 제2전원(302)과 제2전압 변환 회로(106)의 조합에 의해서 진전된 전위를 가진다.

각 pMOS 트랜지스터에 있어서, 임계 전압은 트랜지스터의 기판 전위가 그의 소스 전위보다 낮아질수록 더 작은 값을 갖고, 기판 전위가 소스 전위보다 높아질수록 더 큰 값을 갖는다. 따라서 제1, 제2 및 제3지연 회로(104, 114 및 115)의 입출력들간 지연 시간들은 제1 및 제2전압 변환 회로(105 및 106)에 의해서 제어될 수 있다.

보상 시스템의 MOS 트랜지스터는 제1지연 회로(104)의 제1의 pMOS 트랜지스터 및, 제3 지연 회로(115)의 제3의 pMOS 트랜지스터와 같은 조립 공정으로 형성된다.

따라서, 보상 시스템의 동작 속도는 제1지연 회로(104)의 입출력간 지연 시간으로 표현된다.

각 제2의 pMOS 트랜지스터의 게이트 폭은 임의의 nMOS 트랜지스터의 동작 속도를 표현하기 위해서 보상 시스템의 임의의 nMOS 트랜지스터의 게이트폭 보다 충분히 크다.

마찬가지로 각 제3의 nMOS 트랜지스터의 게이트 폭은 임의의 pMOS 트랜지스터의 동작 속도를 표현하기 위해서 보상 시스템의 임의의 pMOS 트랜지스터의 게이트 폭보다 충분히 크다.

제1지연 회로(104)의 입출력간 지연 시간이 클럭 신호선(201)으로부터 입력되는 클럭 신호의 주기와 같도록 제2전압 변환 회로(106)가 제1위상 비교 회로(101)에 의해서 제어되면, 보상 시스템에서 그안의 MOS 트랜지스터 특성이 온도와 전원 전압과 같은 동작 제어 환경 요인의 변화에 의해서 변동하려는 경향이 있는 경우 그리고 산화막 두께와 트랜지스터 채널의 길이 및 폭과 같은 디바이스의 불규칙한 편차로 인한 경우에도, 그러한 모든 MOS 트랜지스터의 기판 전위는, 각 기본 게이트의 지연 특성을 표현하는 제1지연 회로(104)의 입출력간 지연시간과 소정의 동작 속도로 조절되도록, 제1지연 회로(104)의 샘플 회로(110)의 기본 게이트에 있어서의 제1의 pMOS 및 제1의 nMOS 트랜지스터와 같이 제어되므로, 변동 경향을 효과적으로 보상할 수 있게 된다.

게다가, 제2 지연 회로(114)의 입출력간 지연 시간과 제3지연 회로(115)의 입출력간 지연 시간이 서로 같도록 제1전압 변환 회로(105)가 제2위상 비교 회로(111), 제2전하 펌프 회로(112) 및 제2저역 필터 회로(113)에 의해서 제어되는 경우, 각 해당 MOS 트랜지스터들은 제2의 nMOS 트랜지스터와 제3의 pMOS 트랜지스터의 동작 속도가 일치하도록 제어되는 기판 전위들을 갖는다.

종래의 COMS 회로에 있어서, pMOS 트랜지스터에 대한 채널 길이, 채널 폭 및 조립 공정이 같은 nMOS 트랜지스터의 포화 전류가 pMOS 트랜지스터의 포화 전류의 약 두배였으므로, 신호들의 상승 시간(rise time)과 하강 시간(fall time)의 정합을 위해서는 채널 폭이 nMOS 트랜지스터의 채널폭에 실질적으로 두배인 pMOS 트랜지스터를 제공할 필요가 있었다.

그러나, 본 발명의 실시예에 따른 반도체 집적 회로에서, 신호들의 상승 시간과 하강 시간간의 정합은 nMOS 및 pMOS 트랜지스터의 포화 전류들간의 정합을 위한 채널 폭의 최적화에 의하지 않고 nMOS 및 pMOS 트랜지스터의 임계값들간의 정합을 위한 트랜지스터들의 기판 전위를 제어함으로써 달성된다. 따라서 관련된 pMOS 트랜지스터 채널폭의 증가는 부하용량을 지나치게 증가시키지 않는다.

그러나, 제7도의 보상 시스템을 포함하는 반도체 집적 회로는 이중 웰 구조를 사용하여 형성할 수 있으므로, 종래 경우에 비해 충분할 정도로 pMOS 트랜지스터 및 nMOS 트랜지스터의 임계값들을 효과적으로 편차 보상할 수 있다.

제7도의 반도체 집적 회로는 그들 사이에 공동의 제1보조 전원선과 그들 사이에 공동의 제2보조 전원선을 쌍으로 가질 수 있으므로, 조립 공정에 부가의 단계 없이도 임계값이 서로 다른 복수의 nMOS 트랜지스터의 형태를 형성할 수 있다.

제7도의 반도체 집적 회로에 있어6서, 제1전원(301)과 제2전원(302)이 각각 제3전원(303)과 제4전원(304)에 공통이면 유사한 효과를 얻을 수 있다.

제11도 내지 제16도에 예시된 회로들은 본 발명의 이해 증진을 위한 예에 지나지 않음이 명백하다.

제8도는 본 발명의 실시예에 따른 칩에 형성된 반도체 집적 회로 있어서 편차 보상 시스템(7)의 블록도이다.

이 실시예에 있어서, 반도체 집적 회로는(후술되는 제2 pMOS 및 제3 nMOS 트랜지스터를 제외하고) 제조 공정상 동시에 형성된 복수의 pMOS 트랜지스터와 제조 공정상 동시에 형성된 복수의 nMOS 트랜지스터를 갖고 있다. 이러한 트랜지스터들은 편차 보상 시스템(7)에서 pMOS 및 nMOS 트랜지스터로서 사용되도록 임의로 선택된다.

제8도에 도시되어 있는 바와 같이, 편차 보상 시스템(7)은 제1전원(301), 제2전원(302), 제3전원(303), 제4전원(304), 제1지연 회로(104), 제1위상 비교 회로(101), 제1전하 펌프 회로(102), 제1저역 필터 회로(103), 제1전압 변환회로(301), 제2전압 변환회로(302), 제1전압 변환회로(301)의 출력 전압이 공급되는 제1내부 전원선(202), 제2전압 변환회로(302)의 출력 전압이 공급되는 제2내부 전원선(205), 제3전원(303)에 접속되는 제1보조 전원선(203) 및, 제4전원(304)에 접속되는 제2보조 전원선(204)을 포함하고 있다.

제1지연 회로(104)는 복수의 기본 게이트로 구성되어 있고, 각 기본 게이트는 기판 전압으로서 제3전원(303)의 전압을 갖는 pMOS 트랜지스터(이하, 제1의 pMOS 트랜지스터라고도 함) 및, 기판 전압으로서 제4전원(304)의 전압을 갖는 nMOS 트랜지스터(이하, 제1의 nMOS 트랜지스터라고도 함)로 이루어져 있다.

재1위상 비교회로(101)는 클럭 신호선(201)으로부터 얻은 신호의 위상과 지연 회로(104)로부터의 신호의 위상간의 차에 따라서 신호를 출력한다.

제1저역 필터 회로(103)는 제1전하 펌프 회로(102)로부터 출력되는 신호를 입력으로서 수신한다.

제1전압 변환 회로(105)는 제1저역 필터 회로(103)로부터 출력되는 신호의 변화에 따라서 제1전원(301)의 전압에 상대적으로 가변하는 전위차를 갖는 출력 전압을 발생한다.

보상 시스템(7)은 제2지연회로(114), 제3지연회로(125), 제2위상 비교 회로(111), 제2전하 펌프 회로(112) 및 제2저역 필터 회로(113)를 더 포함하고 있다.

제2의 nMOS 트랜지스터는 제2의 pMOS 트랜지스터보다 충분히 넓은 게이트 폭을 갖는다.

제2저역 필터 회로(113)는 제2전하 펌프 회로(112)로부터 출력되는 신호를 입력으로서 수신한다.

제2전압 변환 회로(106)는 제2저역 통과 필터 회로(113)로부터 출력되는 신호의 변화에 따라서 제2전원(302)에 상대적으로 가변하는 전위차를 갖는 출력 전압을 발생한다.

제11도는 시스템(7)에 있어서 위상 비교 회로(101 및 111)의 일예의 회로도를 도시한다.

제12도는 시스템(7)에서 전하 펌프 회로(102 및 112)의 일예의 회로도를 도시한다.

제13도는 시스템(7)에서 저역 통과 필터(103 및 113)의 일예의 회로도를 도시한다.

제14도는 시스템(7)에서 지연 회로(104, 114 및 115)의 일예의 회로도를 도시한다.

시스템(7)의 경우, 각 pMOS 트랜지스터의 소스 전극에는 제1내부 전원선(202)의 전위가 공급되고, 각 nMOS 트랜지스터의 소스 전극에는 제2내부 전원선(205)의 전위가 공급된다.

제15도는 시스템(7)에 있어서 제1전압 변환회로(105)이 회로도를 예시적으로 도시한다. 제1전압 변환 회로(105)는 제2저역 필터(103)의 출력 신호를 입력 단자 IN에서 수신한다.

제16도는 시스템(7)에 있어서 제2전압 변환 회로(106)의 회로도를 예시적으로 도시한다. 제2전압 변환 회로(106)는 저역 필터 회로(113)의 출력 신호를 입력 단자 IN에서 수신한다.

제8도에 도시되어 있는 바와 같이, 시스템(7)에 있어서, 재1지연 회로(104)의 입출력간 지연 시간은 제1위상 비교 회로(101), 제1전하 펌프 회로(102), 제1저역 필터(103) 및 제전압 변환 회로(103) 및 제1지연 회로(104)로 구성되는 제1의 PLL에 의해서 클럭 신호선(201)으로부터 출력되는 클럭 신호의 주기에 등가가 되도록 제어된다.

더욱이, 제2지연 회로(114)의 입출력간 지연 시간과 제3지연 회로(115)의 입출력간 지연시간은, 제2위상 비교회로(111), 제2전하 폄프 회로(112), 제2저역 필터 회로(113), 제2전압 변환 회로(106), 제2지연 회로(114) 및 제3지연 회로(115)로 구성되는 제2의 PLL 회로에 의해서 그 지연 시간들간의 정합을 위해서 제어된다.

보상 시스템의 MOS 트랜지스터는 제1지연 회로(104)의 제1의 pMOS 트랜지스터 및, 제1 nMOS 트랜지스터, 제2지연 회로(114)의 제2의 nMOS 트랜지스터 및, 제3 지연 회로(115)의 제3의 pMOS 트랜지스터와 같은 조립 공정으로 형성된다.

각각의 제2의 pMOS 트랜지스터의 게이트 폭은 임의의 nMOS 트랜지스터의 동작 속도를 표현하기 위해서 보상 시스템의 임의의 nMOS 트랜지스터의 게이트폭 보다 충분히 크다.

제1지연 회로(104)의 입출력간 지연 시간이 클럭 신호선(201)으로부터 입력되는 클럭 신호의 주기와 같도록 제1전압 변환 회로(105)가 제1위상 비교 회로(101)에 의해서 제어되면, 보상 시스템에서 그안의 MOS 트랜지스터 특성이 온도와 전원 전압과 같은 동작 제어 환경 요인의 변화에 의해서 변동하려는 경향이 있는 경우 그리고 산화막 두께와 트랜지스터 채널의 길이 및 폭과 같은 디바이스의 불규칙한 편차로 인한 경우에도, 그러한 모든 MOS 트랜지스터의 기판 전위는, 각 기본 게이트의 지연 특성을 표현하는 제1지연 회로(104)의 입출력간 지연시간과 소정의 동작 속도로 조절되도록, 제1지연 회로(104)의 기본 게이트에 있어서의 제1의 pMOS 및 제1의 nMOS 트랜지스터와 같이 제어되므로, 변동 경향을 효과적으로 보상할 수 있게 된다.

게다가, 제2 지연 회로(114)의 입출력간 지연 시간과 제3지연 회로(115)의 입출력간 지연 시간이 서로 같도록 제2전압 변환 회로(106)가 제2위상 비교 회로(111), 제2전하 펌프 회로(112) 및 제2저역 필터 회로(113)에 의해서 제어되는 경우, 각 해당 MOS 트랜지스터들은 제2의 nMOS 트랜지스터와 제3의 pMOS 트랜지스터의 동작 속도가 일치하도록 제어되는 기판 전위들을 갖는다.

종래의 COMS 회로에 있어서, pMOS 트랜지스터에 대한 채널 길이, 채널 폭 및 조립 공정이 같은 nMOS 트랜지스터의 포화 전류가 pMOS 트랜지스터의 포화 전류의 약 두배였으므로, 신호들의 상승 시간과 하강 시간의 정합을 위해서는 채널 폭이 nMOS 트랜지스터의 채널폭에 실질적으로 두배인 pMOS 트랜지스터를 제공할 필요가 있었다.

그러나, 제8도의 보상 시스템을 포함하는 반도체 집적 회로는 이중 웰 구조를 사용하여 형성할 수 있으므로, 종래 경우에 비해 충분할 정도로 pMOS 트랜지스터 및 nMOS 트랜지스터의 임계값들을 효과적으로 편차 보상할 수 있다.

제8도의 반도체 집적 회로는 그들 사이에 공동의 제1보조 전원선과 그들 사이에 공동의 제2보조 전원선을 쌍으로 가질 수 있으므로, 조립 공정에 부가의 단계 없이도 임계값이 서로 다른 복수의 nMOS 트랜지스터의 형태를 형성할 수 있다.

제8도의 반도체 집적 회로에 있어6서, 제1전원(301)과 제2전원(302)이 각각 제3전원(303)과 제4전원(304)에 공통이면 유사한 효과를 얻을 수 있다.

제9도는 본 발명의 실시예에 따른 칩에 형성된 반도체 집적 회로 있어서 편차 보상 시스템(8)의 블록도이다.

이 실시예에 있어서, 반도체 집적 회로는(후술되는 제1의 pMOS 및 제2의 nMOS 트랜지스터를 제외하고) 제조 공정상 동시에 형성된 복수의 pMOS 트랜지스터와 제조 공정상 동시에 형성된 복수의 nMOS 트랜지스터를 갖고 있다. 이러한 트랜지스터들은 편차 보상 시스템(8)에서 pMOS 및 nMOS 트랜지스터로서 사용되도록 임의로 선택된다.

제9도에 도시되어 있는 바와 같이, 편차 보상 시스템(8)은 제1전원(301), 제2전원(302), 제3전원(303), 제4전원(304), 제1전압 변환회로(301)의 출력 전압이 공급되는 제1내부 전원선(202), 제2전압 변환회로(106)의 출력 전압이 공급되는 제2내부 전원선(205), 샘플 pMOS 트랜지스터(109) 및 전류 검출 회로(107)을 포함하고 있다.

샘플 pMOS 트랜지스터(109)는 기판 전극이 제3전원(303)에 접속되어 있고, 드레인 전극과 게이트 전극이 제2내부 전원선(202)에 접속되어 있다.

전류 검출 회로(107)는 샘플 pMOS 트랜지스터(109)와 제1내부 전원선(202)의 소스 전극 사이에 도통되는 전류에 따라서 출력을 발생한다.

제1전압 변환 회로(105)는 전류 검출 회로(107)로부터 출력되는 신호의 변화에 따라서 제1전원(301)에 상대적으로 가변하는 전위차를 갖는 출력 전압을 발생한다.

보상 시스템(8)은 제1지연 회로(114), 제2지연회로(115), 위상 비교 회로(111), 전하 펌프 회로(112), 저역 필터 회로(113), 제3전원(303)이 접속되어 있는 제1보조 전원선(203) 및, 제4전원(304)이 접속되어 있는 제2보조 전원선(204)을 포함하고 있다.

제1지연 회로(114)는 복수의 기본 게이트로 구성되어 있고, 각 기본 게이트는 기판 전압으로서 제3전원(303)의 전압을 갖는 pMOS 트랜지스터(이하, 제1의 pMOS 트랜지스터라고도 함) 및, 기판 전압으로서 제4전원(304)의 전압을 갖는 nMOS 트랜지스터(이하, 제1의 nMOS 트랜지스터라고도 함)로 이루어져 있다.

제1의 pMOS 트랜지스터는 제1의 nMOS 트랜지스터보다 충분히 넓은 게이트 폭을 갖는다.

제1지연 회로(114)는 클럭 신호선(201)으로부터 얻은 클럭 신호를 입력 신호로서 수신하고, 제1전압 변환 회로(105)의 출력 전압과 제2전압 변환 회로(106)의 출력 전압간의 전위차와 등가인 전원 전압에 의해서 동작되므로, 제1지연 회로(114)로의 입력 신호는 소정 시간만큼 지연되어 출력된다.

제2지연 회로(115)는 복수의 기본 게이트로 구성되어 있고, 각 기본 게이트는 기판 전압으로서 제3전원(303)의 전압을 갖는 pMOS 트랜지스터(이하, 제2의 pMOS 트랜지스터라고도 함) 및, 기판 전업으로서 제4전원(304)의 전압을 갖는 nMOS 트랜지스터(이하, 제2의 nMOS 트랜지스터라고도 함)로 이루어져 있다.

제2지연 회로(115)는 클럭 신호선(201)으로부터 얻은 클럭 신호를 입력 신호로서 수신하고, 제1전압 변환 회로(105)의 출력 전압과 제2전압 변환 회로(106)의 출력 전압간의 전위차와 등가인 전원 전압에 의해서 동작되므로, 제2지연 회로(115)로의 입력 신호는 소정 시간만큼 지연되어 출력된다.

위상 비교회로(111)는 제2지연 회로(114)로부터 출력되는 신호의 위상과 제2지연 회로(115)로부터 출력되는 신호의 위상간의 차에 따라서 신호를 출력한다.

전하 펌프 회로(112)는 위상 비교 회로(111)로부터 출력되는 신호를 입력으로서 수신한다.

저역 필터 회로(113)는 제2전하 펌프 회로(112)로부터 출력되는 신호를 입력으로서 수신한다.

제11도는 시스템(8)에 있어서 위상 비교 회로(111)의 일예의 회로도를 도시한다.

제12도는 시스템(8)에서 전하 펌프 회로(112)의 일예의 회로도를 도시한다.

제13도는 시스템(8)에서 저역 통과 필터(113)의 일예의 회로도를 도시한다.

제14도는 시스템(8)에서 지연 회로(114 및 115)의 일예의 회로도를 도시한다.

각각의 제1의 pMOS 트랜지스터(104-ia)는 그리고 제2의 pMOS 트랜지스터는 제3전원(303)으로부터 공급되는 기판 전원을 가지며, 각각의 제1의 nMOS 트랜지스터(104-ib) 그리고 제2의 nMOS 트랜지스터는 제4전원(304)으로부터 공급되는 기판 전원을 갖는다.

시스템(8)의 경우, 각 pMOS 트랜지스터의 소스 전극에는 제1내부 전원선(202)의 전위가 공급되고, 각 nMOS 트랜지스터의 소스 전극에는 제2내부 전원선(205)의 전위가 공급된다.

제15도는 시스템(8)에 있어서 제1전압 변환회로(105)이 회로도를 예시적으로 도시한다. 제1전압 변환 회로(105)는 전류 검출 회로(107)의 출력 신호를 입력 단자 IN에서 수신한다.

제16도는 시스템(8)에 있어서 제2전압 변환 회로(106)의 회로도를 예시적으로 도시한다. 제2전압 변환 회로(106)는 저역 필터 회로(113)의 출력 신호를 입력 단자 IN에서 수신한다.

제17도는 시스템(8)에서 전류 검출 회로(107)의 회로도를 예시적으로 도시한다.

제9도에 도시되어 있는 바와 같이, 시스템(8)에 있어서, 재1지연 회로(114)의 입출력간 지연 시간과 제2지연 회로(115)의 입출력간 지연시간은 위상 비교 회로(111), 전하 펌프 회로(112), 저역 필터(113), 제2전압 변환 회로(106)의 조합에 의해서 정합되도록 제어된다.

더욱이, 샘플 pMOS 트랜지스터(109)의 온 상태 전류는 전류 검출 회로(107)와 제1전압 변환 회로(105)의 조합에 의해서 원하는 대로 제어된다.

각 pMOS 트랜지스터에 있어서, 임계 전압은 트랜지스터의 기판 전위가 그의 소스 전위보다 낮아질수록 더 작은 값을 갖고, 기판 전위가 소스 전위보다 높아질수록 더 큰 값을 갖는다. 따라서 제1, 제2지연 회로(114 및 115)의 입출력들간 지연 시간들은 제1 및 제2전압 변환 회로(105 및 106)에 의해서 제어될 수 있다.

보상 시스템의 MOS 트랜지스터는 제1지연 회로(114)의 제1지연 회로(114)의 제1의 nMOS 트랜지스터 및, 제2 지연 회로(115)의 제3의 pMOS 트랜지스터 및 샘플 회로(109)의 pMOS트랜지스터와 같은 조립 공정으로 형성된다.

각각의 제1의 pMOS 트랜지스터의 게이트 폭은 임의의 nMOS 트랜지스터의 동작 속도를 표현하기 위해서 보상 시스템의 임의의 nMOS 트랜지스터의 게이트폭 보다 충분히 크다.

마찬가지로 각 제2의 nMOS 트랜지스터의 게이트 폭은 임의의 pMOS 트랜지스터의 동작 속도를 표현하기 위해서 보상 시스템의 임의의 pMOS 트랜지스터의 게이트 폭보다 충분히 크다.

제1지연 회로(114)의 입출력간 지연 시간과 제2지연 회로(115)의 입출력간 지연시간이 서로 일치하도록 제2전압 변환 회로(106)가 위상 비교 회로(111), 전하 펌프 회로(112) 및 저역 필터 회로(113)에 의해서 제어되면, 그리고 샘플 pMOS 트랜지스터(109)의 온 상태 전류가 소정의 값을 가지도록 제1 전압 변환 회로(105)가 전류 검출 회로(107)에 의해서 제어되면 보상 시스템에서, 그 안의 MOS 트랜지스터 특성이 온도와 전원 전압과 같은 동작 제어 환경 요인의 변화에 의해서 변동하려는 경향이 있는 경우, 그리고 산화막 두께와 트랜지스터 채널의 길이 및 폭과 같은 디바이스의 불규칙한 편차로 인한 경우에도, 그러한 모든 MOS 트랜지스터의 기판 전위는, 각 기본 게이트의 지연 특성을 표현하는 제1지연 회로(114 및 115)의 입출력간 지연시간과 샘플 pMOS 트랜지스터(109)이 온 상태 전류가 소정의 동작 속도로 조절되도록, 제1 및 제2 지연회로(114 및 115) 및 샘플 pMOS 트랜지스터의 기본 게이트에 있어서의 제1의 nMOS 및 제2의 pMOS 트랜지스터와 같이 제어되므로, 변동 경향을 효과적으로 보상할 수 있게 된다.

게다가, 제1 지연 회로(114)의 입출력간 지연 시간과 제2지연 회로(115)의 입출력간 지연 시간이 서로 같도록 제2전압 변환 회로(106)가 위상 비교 회로(111), 전하 펌프 회로(112) 및 저역 필터 회로(113)에 의해서 제어되는 경우, 각 해당 MOS 트랜지스터들은 제1의 nMOS 트랜지스터와 제2의 pMOS 트랜지스터의 동작 속도가 일치하도록 제어되는 기판 전위들을 갖는다.

종래의 COMS 회로에 있어서, pMOS 트랜지스터에 대한 채널 길이, 채널 폭 및 조립 공정까지 동일한 nMOS 트랜지스터의 포화 전류는 pMOS 트랜지스터의 포화 전류보다 약 두배이므로, nMOS 트랜지스터의 채널 폭의 거의 2배인 채널 폭을 갖는 pMOS 트랜지스터를 제공하여 신호의 상승 및 하강 시간을 일치시키는 것이 필수적이었다.

그러나, 본 발명의 실시예에 따른 반도체 집적 회로에서는, nMOS 트랜지스터와 pMOS 트랜지스터의 포화전류를 일치시키기 위해 채널 폭을 최적화시키는 것이 아니라 그들 임계값을 일치시키기 위해 트랜지스터의 기판 전위를 일치시킴으로써 신호의 상승 시간과 하강 시간을 일치시킨다. 그러므로, pMOS 트랜지스터의 채널폭과 관련된 증가된 부하 용량의 과도한 증가를 초래하지 않을 것이다.

또한, 제1도에 도시된 종래의 보상 시스템은 반도체 제조 공정시 형성될 3중 웰 구조를 필요로 하고, 이것은 전술한 것처럼 생산 비용의 증가를 초래한다.

그러나, 제9도의 보상 시스템을 포함하는 반도체 집적 회로는 2중 웰 구조를 이용하여 형성되어, pMOS 트랜지스터와 nMOS 트랜지스터의 임계값의 유효 편차 보상을 종래와 동일한 정도로 허용한다.

제9도의 반도체 집적 회로는, 제조 공정 단계를 추가시킴이 없이 상이한 임계치를 갖는 복수 종류의 nMOS 트랜지스터를 형성할 수 있는, 한 쌍으로 형성되어 그들 사이에 제1보조 전원선과 제2보조 전원선을 공통으로 갖도록 할 수도 있다.

제1전원(301) 및 제2전원(302)이 각각 제3전원(303) 및 제4전원(304)에 대해 공통이므로, 제9도에 도시된 반도체 집적 회로에 의해 동일한 효과가 달성될 수도 있다.

제11도 내지 제17도에 예시된 회로들은 단순히 본 발명의 이해를 돕기 위한 실시예들임을 인지해야 한다.

제10도는 본 발명의 실시예에 따른 칩에 형성된 반도체 집적 회로 있어서 편차 보상 시스템(9)의 블록도이다.

이 반도체 집적 회로는 하나의 제조 공정으로 동시에 형성된 다수의 pMOS 트랜지스터와, 역시 하나의 제조 공정으로 동시에 형성된 다수의 nMOS 트랜지스터를 포함한다(이후에 설명되는 제1의 pMOS 및 제2의 nMOS 트랜지스터는 제외된다). 이러한 트랜지스터들은 편차 보상 시스템(9)에서 pMOS 및 nMOS 트랜지스터로서 사용되도록 임의로 선택된다.

제10도에 도시된 것처럼, 편차 보상 시스템(9)은 제1전원(301), 제2전원(302), 제3전원(303), 제4전원(304), 제1전압 변환기(301)의 출력 전압이 공급되는 제1내부 전원선(202), 제2전압 변환기(106)의 출력 전압이 공급되는 제2내부 전원선(205), 제1지연 회로(114), 제2지연 회로(115), 위상 비교기(111), 전하 펌프 회로(112) 및 저역 필터(113)을 구비한다.

제1지연 회로(114)는 다수의 기본 게이트들로 구성되는데, 이들 기본 게이트들 각각은 제3전원(303)의 전압이 기판 전압으로 인가되는 pMOS 트랜지스터(이후부터 때때로, 제1의 pMOS 트랜지스터라고도 함) 및, 제4전원(304)의 전압이 기판 전압으로 인가되는 nMOS 트랜지스터(이후부터 때때로, 제1의 nMOS 트랜지스터라고 칭함)로 구성된다.

제1지연 회로(114)는 클럭 신호선(201)으로부터 입수된 클럭 신호를 입력 신호로서 수신하고, 제1전압 변환 회로(105)의 출력 전압과 제2전압 변환 회로(106)의 출력 전압 사이의 전위차와 등가인 전원 전압으로 동작되므로, 결국 제1지연 회로(114)에 대한 입력 신호는 소정 시간만큼 지연되어 출력된다.

제2지연 회로(115)는 다수의 기본 게이트들로 구성되는데, 이들 기본 게이트들 각각은 제3전원(303)의 전압이 기판 전압으로 인가되는 pMOS 트랜지스터(이후부터 때때로, 제2의 pMOS 트랜지스터라고 칭함) 및, 제4전원(304)의 전압이 기판 전압으로 인가되는 nMOS 트랜지스터(이후부터 때때로, 제2의 nMOS 트랜지스터라고 칭함)로 구성된다.

제2의 pMOS 트랜지스터는 제2의 nMOS 트랜지스터보다 훨씬더 큰 게이트 폭을 갖는다.

제2지연 회로(115)는 클럭 신호선(201)으로부터 입수된 클럭 신호를 입력 신호로 수신하고, 제1전압 변환 회로(105)의 출력 전압과 제2전압 전압 변환기(106)의 출력 전압사이의 전위차와 등가인 전원 전압으로 동작되므로, 결국 제2지연 회로(115)에 대한 입력 신호는 소정 시간만큼 지연되어 출력된다.

위상 비교기(111)는 제1지연 회로(114)에서 출력된 신호의 위상과 제2지연 회로(115)에서 출력된 신호의 위상간의 차에 따라서 신호를 출력시킨다.

전하 펌프 회로(112)는 위상 비교기(111)로부터 출력되는 신호를 입력신호로 받아들인다.

저역 통과 필터(113)는 전하 펌프 회로(112)로부터 출력되는 신호를 입력신호로 받아들인다.

제1전압 변환기(105)는 저역 필터(113)로부터 출력된 신호의 변화에 따라서 제1전원(301)에 대해 가변하는 전위차를 갖는 출력 전압을 발생시킨다.

또한 보상 시스템(9)은 샘플 nMOS 트랜지스터(110), 전류 검출 회로(108), 제3전원(303)에 접속된 제1보조 전원선(303) 및 제4전원(304)에 접속된 제2보조 전원선(204)을 더 구비한다.

샘플 nMOS 트랜지스터(110)는 그 기판 전극이 제3전원(303)에 접속되고 있고, 드레인 전극 및 게이트 전극은 제2내부 전원선(202)에 접속되어 있다.

제1전류 검출 회로(108)는 샘플 nMOS 트랜지스터(110)의 소스 전극 및 제2 내부 전원선(205) 사이에 도전된 전류에 대응하여 신호를 출력시킨다.

제2전압 변환기(106)는 전류 검출 회로(108)에부터 출력된 신호의 변화에 대응하여 제2전원(302)에 대해 가변하는 전위차를 갖는 출력 전압을 발생시킨다.

제11도는 시스템(9)에 있어서 위상 비교 회로(111)의 일예에 대한 회로도이다.

제12도는 시스템(9)에서 전하 펌프 회로(112)의 일예에 대한 회로도이다.

제13도는 시스템(8)에서 저역 통과 필터(113)의 일예에 대한 회로도이다.

제14도는 시스템(9)에서 지연 회로(114 및 115)의 일예에 대한 회로도이다.

각각의 제1의 pMOS 트랜지스터(104-ia)뿐만 아니라 각각의 제2의 pMOS 트랜지스터는 그 기판 전압이 제3전원(303)으로부터 인가되고, 각각의 제1의 nMOS 트랜지스터(104-ib)뿐만 아니라 각각의 제2의 nMOS 트랜지스터는 그 기판 전압이 제4전원(304)으로부터 인가된다.

시스템(9)의 경우, 각각의 pMOS 트랜지스터의 소스 전극에는 제1내부 전원선(202)의 전위가 인가되고, 각각의 nMOS 트랜지스터의 소스 전극에는 제2내부 전원선(205)의 전위가 인가된다.

제15도는 시스템(9)내의 제1전압 변환기(105)이 회로도이다. 제1전압 변환기(105)는 저역 필터(113)의 출력 신호를 입력 단자 IN에서 수신한다.

제16도는 시스템(9)내의 제2전압 변환기(106)의 회로도이다. 제2전압 변환 회로(106)는 전류 검출 회로(108)의 출력 신호를 입력 단자 IN에서 수신한다.

제17도는 시스템(9)내의 전류 검출 회로(108)의 회로도이다.

제10도에 도시된 것처럼, 시스템(9)에서, 제1지연 회로(114)의 입출력간 지연 시간과 제2지연 회로(115)의 입출력간 지연시간은 위상 비교기(111), 전하 펌프 회로(112), 저역 필터(113) 및 제1전압 변환기(105)의 결합에 의해 두 지연시간이 일치하도록 제어된다.

또한, 샘플 pMOS 트랜지스터(110)의 온 상태 전류는 전류 검출 회로(108) 및 제2전압 변환 기(106)의 결합에 의해서 원하는 대로 제어된다.

제1내부 전원선(202)은 제1전원(301) 및 제1전압 변환기(105)의 결합에 의해 발생된 전위를 갖는다. 제2내부 전원선(205)은 제2전원(302) 및 제2전압 변환기(106)의 결합에 의해 발생된 전위를 갖는다.

각각의 nMOS 트랜지스터에서, 임계 전압은 트랜지스터의 기판 전위가 그의 소스 전위보다 낮을수록 더 큰 값을 갖고, 기판 전위가 소스 전위보다 더 크면 더 작은 값을 갖는다.

각각의 pMOS 트랜지스터에서, 임계 전압은 트랜지스터의 기판 전위가 그의 소스 전위보다 더 낮을 경우 더 작은 값을 갖고, 기판 전위가 소스 전위보다 더 클 경우에는 더 큰 값을 갖는다.

그러므로, 제1, 제2지연 회로(114 및 115)의 입출력들간 지연 시간 뿐만 아니라 샘플 nMOS 트랜지스터(110)의 온 상태 전류도 제1 및 제2전압 변환기(105 및 106)에 의해서 제어 가능하다.

보상 시스템은 CMOS 회로를 포함하는데, 이 CMOS 회로에서 제1내부 전원선(202) 및 제2내부 전원선(205)은 각각 전원측 전위 및 접지측 전위를 갖고, 제1 보조 전원선(203) 및 제2보조 전원선(204)은 각각 pMOS 트랜지스터의 기판 전위 및 nMOS 트랜지스터의 기판 전위를 갖는다.

보상 시스템의 MOS 트랜지스터들은 제1지연 회로(114)의 제1의 nMOS 트랜지스터들, 제2 지연 회로(115)의 제2의 pMOS 트랜지스터들 및 샘플 회로(110)의 nMOS트랜지스터와 동일한 제조 공정으로 형성된다.

따라서, 보상 시스템의 동작 속도는 샘플 nMOS 트랜지스터(110)의 온 상태 전류로 표현된다.

각각의 제2의 pMOS 트랜지스터의 게이트 폭은 보상 시스템내의 임의의 pMOS 트랜지스터의 게이트 폭보다 훨씬 더 커서 후자의 동작 속도를 나타낸다. 마찬가지로, 각각의 제2의 nMOS 트랜지스터의 게이트 폭은 보상 시스템내의 임의의 pMOS 트랜지스터의 게이트 폭보다 훨씬 더 커서 후자의 동작 속도를 나타낸다.

만약 제1전압 변환기(105)가 위상 비교기(111), 전하 펌프 회로(112) 및 저역 통과 필터(113)에 의해서 제어됨으로써, 제1지연 회로(114)의 입출력간 지연 시간과 제2지연회로(115)의 입출력간 지연 시간이 상호 일치한다면, 그리고 만약 제2전압 변환기(106)가 전류 검출 회로(108)에 의해 제어됨으로써 샘플 pMOS 트랜지스터(110)의 온 상태 전류가 소정의 값을 갖는다면, 보상 시스템에서는, 온도 및 전원 전압 같은 동작 제어 주변 요소에 따라 MOS 트랜지스터의 특성이 변하거나, 산화막 두께 및 트랜지스터 채널의 길이 및 폭등에서의 소자의 불규칙한 편차로 인해 MOS 트랜지스터의 특성이 변할 때 조차도, 샘플 nMOS 트랜지스터(110)뿐만 아니라 제1 및 제2지연 회로(114 및 115)의 기본 게이트내의 제1의 nMOS 및 제2의 pMOS 트랜지스터와 마찬가지로 제1 및 제2지연회로(114 및 115)의 입출력간 지연시간 및 샘플 pMOS 트랜지스터(109)이 온 상태 전류(이것은 기본 게이트의 지연 특성을 나타냄)가 소망의 동작 속도로 조정되는 방식으로 임의의 MOS 트랜지스터의 기판 전위가 제어되어, 변화에 대한 효과적인 보상을 허용하게 된다.

더우기, 제1 전압 변환기(105)의 위상 비교기(111), 전하 펌프 회로(112) 및 저역 필터(113)에 의해서 제어됨으로써 제1지연 회로(114)의 입출력간 지연 시간 및 제2지연 회로(115)의 입출력간 지연 시간이 서로 동일해질 때, 각각의 관련된 MOS 트랜지스터들은 자신의 기판 전위를 제어하여, 제1의 nMOS 트랜지스터 및 제2의 pMOS 트랜지스터가 동일한 동작 속도를 갖도록 한다.

종래의 COMS 회로에 있어서, pMOS 트랜지스터와 채널 길이, 채널 폭 및 제조 공정이 동일한 nMOS 트랜지스터의 포화 전류는 pMOS 트랜지스터의 포화 전류보다 약 두배 정도이므로, 신호의 상승 시간 하강 시간을 일치시키기 위해서는 nMOS 트랜지스터의 채털 폭의 거의 2배인 채널 폭을 갖는 pMOS 트랜지스터를 제공하는 것이 필수적이었다.

그러나, 본 실시예에 따른 반도체 집적 회로에서는, nMOS 트랜지스터 및 pMOS 트랜지스터의 포화전류간 일치를 위해 채널 폭을 최적화시킬 필요없이 단지 그들 임계값들간의 일치를 위해 트랜지스터들의 기판 전위를 제어함으로써 신호의 상승 시간과 하강 시간을 일치가 달성된다. 그러므로, pMOS 트랜지스터의 채널폭과 관련된 증가된 부하 용량의 과도하게 증가시키지 않을 것이다.

또한, 제1도에 도시된 종래의 보상 시스템은 한 번의 반도체 제조 공정시 형성될 3중 웰 구조를 필요로 하므로, 전술한 것처럼 비용을 증가시켰다.

그러나, 제10도의 보상 시스템을 구비하는 반도체 집적 회로는 2중 웰 구조를 이용해 형성될 수 있으므로, pMOS 트랜지스터 및 nMOS 트랜지스터의 임계값의 유효 편차 보상이 종래와 동일한 정도로 허용한다.

제10도의 반도체 집적 회로는, 쌍으로 형성되어 집적 회로간에 제1보조 전원선 및 제2보조 전원선을 공통으로 갖도록 할 수도 있는데, 이로써 제조 공정 단계를 증가시키지 않으면서도 상이한 임계값을 갖는 다수 종류의 nMOS 트랜지스터를 형성가능하다.

제1전원(301) 및 제2전원(302)이 각각 제3전원(303) 및 제4전원(304)와 공통이므로, 제10도의 반도체 집적 회로에 의해 동일한 효과가 달성될 수도 있다.

반도체 기판의 웰 구조에 대해 설명될 것이다.

제18도는 2중 웰 구조로 형성된 반도체 집적 회로의 주요부에 대한 단면도이다.

제19도는 3중 웰 구조로 형성된 반도체 집적 회로의 주요부에 대한 단면도이다.

제18도 및 제19도에서 원 내부에 표시된 숫자는 웰 번호를 표시한다. 참조 문자 n은 n형 영역을 표시하고, n⁺는 n⁺영역을, p는 p형 영역을, p⁺는 p⁺영역을 표시하며, E1는 소스 전극을, E2는 드레인 전극을, E3은 게이트 전극을, E4는 기판 전극을 각각 표시한다.

2중 웰 구조(제18도 참조)에서, nMOS 트랜지스터의 기판 전극 E4이 접지(GND)되지 않거나 pMOS 트랜지스터의 기판 전압 E4이 전원 전압(Vdd)에 접속되지 않는한 p → n 방향의 누설 전류가 흐른다.

3중 웰 구조(제19도 참조)는 이러한 제한으로부터 자유롭지만 제조 단계의 증가를 필요로 한다.

또한, 보상 시스템(1, 2, 4 내지9)에서, 위상 비교기의 출력 신호는 전하 펌프 회로 및 저역 필터를 통해 처리되어 전압 발생기용 제어 신호가 제공된다.

이와 관련하여, 전압 발생기는 유사한 효과를 거두기 위해 위상 비교기로부터 바로 입력된 신호로 제어될 수도 있다.

더욱이, 전술한 각 실시예에서, 제1내부 전원선(202)은 반도체 회로내에 형성된 pMOS 트랜지스터들 각각의 소스 전극에 접속되고, 제1보조 전원선(203)은 각각의 pMOS 트랜지스터의 기판 전극에 접속되며, 제2보조 전원선(204)은 각각의 nMOS 트랜지스터의 기판 전극에 접속되고, 제2내부 전원선(205)은 각각의 nMOS 트랜지스터에 접속됨은 알 수 있을 것이다.

전술한 양호한 실시예들로부터 알 수 있듯이, 본 발명에 따르면 반도체 집적 회로는, MOS 트랜지스터의 기판 전위에 덧붙여 전원 전압도 전압 변환기를 통한 편차 보상에 이용되어 MOS 트랜지스터의 기판 효과와 결합된 PLL기술을 이용하도록 하고 주변 변화와 함께 소자의 특성 편차와 무관하게 소망의 동작 속도가 달성되도록 하며 반도체 제조 공정의 복잡성은 줄이면서 다수의 트랜지스터가 다수의 임계 전압값으로 동작하도록하여 nMOS 및 pMOS 트랜지스터의 구동 전류는 그들의 채널폭과 무관하게 동일하도록 하는 효과적인 시스템을 이용함으로써, 전력 소모를 줄이면서도 현재 이용가능한 제조 기술로 채널폭이 가능한 최소 크기로 설계될 수 있다.

더 구체적으로, 본 발명에 따르면 전형적인 부하를 갖는 인버터 같은 기본 게이트 회로들이 PLL 기술에 의해 제어되도록 종속 접속되어, 그들의 입출력 간에 소망의 지연 시간이 달성될 수 있다.

기본 게이트 회로를 통한 지연 시간은 이용된 MOS 트랜지스터의 기판 효과를 이용하여 임계 전압을 조정함으로써 제어가능하다.

인버터 회로가 nMOS 트랜지스터 및 pMOS 트랜지스터를 구비하는 종래의 반도체 집적 회로에서, 인버터 회로는 nMOS 트랜지스터의 기판 단자 전위 및 소스 단자 전위를 접지 전위로 고정시키고 pMOS 트랜지스터의 기판 단자 전위 및 소스 단자 전위를 전원 전위로 고정시킴으로써 동작한다. 그러나, 인버터 회로가 nMOS 트랜지스터 및 pMOS 트랜지스터를 구비하는 본 발명에 따른 반도체 집적 회로에서는, nMOS 트랜지스터의 기판단자는 접지 전위로 고정되고 pMOS 트랜지스터의 기판 전위는 전원 전위에 고정되는 반면, nMOS 트랜지스터의 소스 단자 및 pMOS 트랜지스터의 소스 단자 각각에는 PLL기술로 제어된 전압 변환기에서 발생된 전압이 공급된다.

더욱이, 본 발명에 따른 반도체 집적 회로에서는, 샘플 nMOS의 온 상태 전류를 검출하여 nMOS 트랜지스터에 대한 소스 전위로서 공급될 전위를 발생시키는 전압 변환기로 검출 신호를 제공하고 샘플 pMOS의 온 상태 전류를 검출하여 pMOS 트랜지스터에 대한 소스 전위로서 공급될 전위를 발생시키는 다른 전압 변환기로 다른 검출신호를 제공함으로써 동일한 효과가 달성된다.

더 나아가, 본 발명에 다른 반도체 집적 회로에서, pMOS 트랜지스터와 이 pMOS 트랜지스터보다 훨씬 더 큰 채널폭을 갖는 nMOS 트랜지스터를 각각 구비하는 다수의 종속 접속된 인버터 회로들은 구성된 지연 회로 및, nMOS 트랜지스터와 이 nMOS 트랜지스터보다 훨씬 더 큰 채널폭을 갖는 pMOS 트랜지스터를 각각 구비하는 다수의 종속 접속된 인버터 회로들로 구성된 다른 지연 회로의 조합에 대해 PLL기술을 제공함으로써, nMOS 트랜지스터의 소스측에서 전압 변화기를 제어하고 pMOS 트랜지스터의 소스측에서 다른 전압 변환기를 제어하여 지연 회로들의 입출력간에 소망의 지연 시간을 성취하고, 임계전압들을 제어하여 nMOS 와 pMOS 트랜지스터가 그들의 채널폭과 무관하게 동일한 구동 전류를 거쳐서, 결국 전력 소비는 줄이면서 관련 반도체 제조 공정에서 채널폭이 최소 크기로 설계되도록 한다.

또한, 본 발명을 따르면, 전술한 것처럼 편차 보상 시스템을 구비한 반도체 집적 회로에 대해 2중 웰 구조가 적용가능하다.

본 발명이 특별한 실시예들을 참조하여 설명되었지만 본 발명은 첨부된 청구범위에 의해서만 한정된다. 본 기술 분야에 숙련된 사람이라면 본 발명의 범주나 사상을 이탈함이 없이 실시예들을 변경 또는 수정할 수 있음을 인지해야 할 것이다.

Claims

반도체 집적 회로에 있어서, 기판 전위를 갖도록 기판 전극에 각각 연결되는 복수의 MOS 트랜지스터와; 상기 기판 전극과는 무관한 전원 전위를 갖는 전원과; 각각의 MOS 트랜지스터의 소스 전극에 열결되는 전원선과; 복수의 MOS 트랜지스터들중 샘플링된 하나의 구성된 샘플회로와; 상기 샘플 회로의 검출 동작과 기준 동작간의 차이를 나타내는 검출 신호를 제공하도록 샘플 회로의 동작을 검출하는 검출 수단 및; 상기 전원과 상기 전원선간에 연결되어 검출 신호에 따라 전압을 발생하는 전압 발생기를 포함하는 것을 특징으로 하는 반도체 집적 회로.
제1항에 있어서, 상기 샘플 회로는 샘플링된 MOS 트랜지스터가 외부적으로 공급된 클럭 신호를 지연시키도록 동작하는 지연 회로를 포함하며, 상기 검출 동작은 상기 지연 회로의 지연 동작을 포함하고, 상기 기준 동작은 클럭신호의 클럭킹 동작을 포함하는 것을 특징으로 하는 반도체 집적 회로.
제2항에 있어서, 상기 검출 수단은, 입력단이 상기 지연 회로의 출력단과 클럭 신호의 공급선에 연결되어 있는 위상 비교기와; 상기 위상 비교기의 입력단이 출력단에 연결되어 있는 전하 펌프 회로 및; 상기 전하 펌프 회로의 입력단이 출력단에 연결되고 상기 전압 발생기의 출력단이 입력단에 연결되어 있는 저역 필터를 포함하는 것을 특징으로 하는 반도체 집적 회로.
재1항에 있어서, 상기 샘플회로는 샘플링된 MOS 트랜지스터가 서로 연결된 드레인 전극 및 게이트 전극을 갖는 다이오드 회로를 포함하며, 상기 검출된 동작은 상기 다이오드 회로의 전류 도전 동작을 포함하고, 상기 기준 동작은 소정의 전류치로 한정되는 것을 특징으로 하는 반도체 집적 회로.
반도체 집적 회로에 있어서, 제1기판 전위를 갖는 기판 전극에 서로 연결되는 복수의 pMOS 트랜지스터와; 제1기판 전위와는 무관한 제1전원 전위를 갖는 제1전원과; 각 pMOS 트랜지스터의 소스 전극에 연결되는 제1전원선과; 기판 전극에 서로 연결되는 복수의 nMOS 트랜지스터와; pMOS 트랜지스터들중 제1샘플 pMOS 트랜지스터와 nMOS 트랜지스터들중 제1샘플 nMOS 트랜지스터로 구성된 제1샘플 회로와; 상기 제1샘플 회로의 검출 동작과 제1기준 동작간의 제1차이를 나타내는 제1검출 신호를 제공하도록 상기 제1샘플 회로의 동작을 검출하는 제1검출 수단 및; 상기 제1전원과 상기 제1전원선 사이에 연결되어 제1검출 신호에 따라 제1전압을 발생하는 제1전압 발생기를 포함하는 것을 특징으로 하는 반도체 집적 회로.
제5항에 있어서, 제2기판 전위의 기판 전극을 갖는 nMOS 트랜지스터와; 제2기판 전위와는 무관하게 제2전원 전위를 갖는 제2전원과; 각각의 nMOS 트랜지스터의 소스 전극에 연결되는 제2전원선과; pMOS 트랜지스터들중 제2샘플 pMOS 트랜지스터와 nMOS 트랜지스터들중 제2샘플 nMOS 트랜지스터로 구성된 제2샘플회로와; 제2샘플 회로의 검출 동작과 제2기준 동작간의 제2차이를 나타내는 제2검출 신호를 제공하도록 제2샘플 회로의 동작을 검출하는 제2검출 수단 및; 상기 제2전원과 제2전원선 사이에 연결되어 제2검출 신호에 따라 제2전압을 발생하는 제2전압 발생기를 더 포함하는 것을 특징으로 하는 반도체 집적 회로.
반도체 집적 회로에 있어서, 기판 전극에 서로 연결되는 복수의 pMOS 트랜지스터와; 기판 전위를 갖는 기판 전극에 서로 연결되는 복수의 nMOS 트랜지스터와; 기판 전위와는 무관한 전원 전위를 갖는 전원과; 각각의 nMOS 트랜지스터의 소스 전극에 연결되는 전원선과; nMOS 트랜지스터들중 샘플링된 nMOS 트랜지스터와 pMOS 트랜지스터들중 샘플링된 pMOS 트랜지스터로 구성된 샘플회로와; 상기 샘플 회로의 검출 동작과 기준 동작간의 차이를 나타내는 검출 신호를 제공하도록 상기 샘플 회로의 동작을 검출하는 검출 수단 및; 상기 전원과 상기 전원선 사이에 연결되어 검출 신호에 따라 전압을 발생하는 전압 발생기를 포함하는 것을 특징으로 하는 반도체 집적 회로.
복수의 pMOS 트랜지스터와 복수의 nMOS 트랜지스터를 포함하는 반도체 집적 회로의 편차보상 시스템에 있어서, 제1전원 전압을 갖는 제1전원과; 제2전원 전압을 갖는 제2전원과; 제3전원 전압을 갖는 제3전원과; 제4전원 전압을 갖는 제4전원과; 기판 전압으로서 제3전원을 갖는 pMOS 트랜지스터들중 하나와 기판 전압으로서 제4전원 전압을 갖는 nMOS 트랜지스터들중 하나로 이루어지는 복수의 기본 게이트로 구성되며, 클럭 신호선으로부터 얻어지는 신호를 입력 신호로서 수신하며, 그 입력 신호가 소정 시간만큼 지연되어 출력되도록 전압 변환기의 출력 전압과 제2전원 전압 사이의 전위차와 같은 전원 전압으로 동작되는 지연 회로와; 상기 클럭 신호선으로부터 얻어지는 신호의 위상과 상기 지연 회로로부터 출력된 신호의 위상간의 차이에 따라 신호를 출력하는 위상 비교기와; 상기 위상 비교기로부터 출력된 신호를 입력하므로서 수신하는 전하 펌프 회로와; 상기 전하 펌프 회로로부터 출력된 신호를 입력으로서 수신하는 저역 필터와; 상기 저역 필터로부터 출력된 신호의 변화에 따라서 제1전원 전압에 비례하여 가변하는 전위차를 갖는 출력 전압을 발생하는 전압 변환기와; 다른 pMOS 트랜지스터의 소스 전극을 위한 전원선으로서, 상기 전압 변환기의 출력 전압이 공급되는 내부 신호선과; 상기 다른 pMOS 트랜지스터의 기판 전극을 위한 것으로서 상기 제3전원에 연결되는 제1보조 전원선과; 다른 pMOS 트랜지스터의 기판 전극을 위한 것으로 상기 제4전원에 연결된 제2보조 전원선을 포함하는 것을 특징으로 하는 편차 보상 시스템.
제8항에 있어서, 상기 제1전원이 상기 제3전원을 대신하여 채용하는 것을 특징으로 하는 편차 보상 시스템.
제8항에 있어서, 상기 제2전원이 상기 제4전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템.
복수의 pMOS 트랜지스터와 복수의 nMOS 트랜지스터를 포함하는 반도체 집적 회로의 편차보상 시스템에 있어서, 제1전원 전압을 갖는 제1전원과; 제2전원 전압을 갖는 제2전원과; 제3전원 전압을 갖는 제3전원과; 제4전원 전압을 갖는 제4전원과; 기판 전압으로서 제3전원을 갖는 pMOS 트랜지스터들중 하나와 기판 전압으로서 제4전원 전압을 갖는 nMOS 트랜지스터들중 하나로 이루어지는 복수의 기본 게이트로 구성되며, 클럭 신호선으로부터 얻어지는 신호를 입력 신호로서 수신하며, 그 입력 신호가 소정 시간만큼 지연되어 출력되도록 전압 변환기의 출력 전압과 제2전원 전압 사이의 전위차와 같은 전원 전압으로 동작되는 지연 회로와; 상기 클럭 신호선으로부터 얻어지는 신호의 위상과 상기 지연 회로로부터 출력된 신호의 위상간의 차이에 따라 신호를 출력하는 위상 비교기와; 상기 위상 비교기로부터 출력된 신호를 입력으로서 수신하는 전하 펌프 회로와; 상기 전하 펌프 회로로부터 출력된 신호를 입력으로서 수신하는 저역 필터와; 상기 저역 필터로부터 출력된 신호의 변화에 따라서 제2전원 전압에 비례하여 가변하는 전위차를 갖는 출력 전압을 발생하는 전압 변환기와; 다른 pMOS 트랜지스터의 소스 전극을 위한 전원선으로 상기 전압 변환기의 출력 전압이 공급되는 내부 신호선과; 상기 다른 pMOS 트랜지스터의 기판 전극을 위한 것으로서, 상기 제3전원에 연결되는 제1보조 전원선과; 다른 pMOS 트랜지스터의 기판 전극을 위한 것으로 상기 제4전원에 연결되는 제2보조 전원선을 포함하는 것을 특징으로 하는 편차 보상 시스템.
제11항에 있어서, 상기 제1전원이 상기 제3전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템.
제11항에 있어서, 상기 제2전원이 상기 제4전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템.
복수의 pMOS 트랜지스터와 복수의 nMOS 트랜지스터를 포함하는 반도체 집적 회로의 편차보상 시스템에 있어서, 제1전원 전압을 갖는 제1전원과; 제2전원 전압을 갖는 제2전원과; 제3전원 전압을 갖는 제3전원과; 제4전원 전압을 갖는 제4전원과; pMOS 트랜지스터들 중 샘플링된 하나의 pMOS와; pMOS 트랜지스터중 샘플링된 다른 pMOS 트랜지스터의 소스 전극을 위한 제1내부 전원선과; nMOS 트랜지스터들중 샘플링된 하나의 nMOS 트랜지스터와; nMOS 트랜지스터들중 다른 nMOS 트랜지스터의 소스 전극을 위한 제2내부 전원선과; 상기 샘플링된 pMOS 트랜지스터의 소스 전극과 제1내부 전원선 사이에서 도통되는 전류에 따라 신호를 출력하는 제1전류 검출 회로와; 상기 제1전류 검출 회로로부터 출력된 신호의 변화에 따라서 제1전원 전압에 비례하여 가변하는 전위차를 갖는 전압을 출력하는 제1전압 변환기와; 상기 샘플링된 nMOS 트랜지스터의 소스 전극과 제2내부 전원선 사이에서 도통되는 전류에 따라 신호를 출력하는 제2전류 검출 회로와; 상기 제2전류 검출 회로로부터 출력된 신호의 변화에 따라서 제1전원 전압에 비례하여 가변하는 전위차를 갖는 전압을 출력하는 제2전압 변환기와; 상기 다른 pMOS 트랜지스터의 기판 전극을 위한 것으로서 상기 제3전원에 연결된 제1보조 전원선 및; 다른 pMOS 트랜지스터의 기판 전극을 위한 것으로 상기 제4전원에 연결된 제2보조 전원선을 포함하며, 상기 샘플링된 pMOS 트랜지스터는 상기 제3전원에 연결된 기판 전극과, 드레인 전극과, 상기 제2내부 전원선에 연결된 게이트 전극을 가지며, 상기 제1내부 전원선에는 상기 제1전압 변환기로부터 출력된 전압이 공급되며, 상기 샘플링된 nMOS 트랜지스터는 상기 제4전원에 연결된 기판 전극과, 드레인 전극과, 상기 제1내부 전원선에 연결된 게이트 전극을 가지며, 상기 제2내부 전원선에는 상기 제2전압 변환기로부터 출력된 전압이 공급되는 것을 특징으로 하는 편차 보상 시스템.
제14항에 있어서, 상기 제1전원이 상기 제3전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템.
제14항에 있어서, 상기 제2전원이 상기 제4전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템.
복수의 pMOS 트랜지스터와 복수의 nMOS 트랜지스터를 포함하는 반도체 집적 회로의 편차보상 시스템에 있어서, 제1전원 전압을 갖는 제1전원과; 제2전원 전압을 갖는 제2전원과; 제3전원 전압을 갖는 제3전원과; 제4전원 전압을 갖는 제4전원과; 기판 전압으로서 제3전원을 갖는 pMOS 트랜지스터들중 하나와 기판 전압으로서 제4전원 전압을 갖는 nMOS 트랜지스터들중 하나로 이루어지는 복수의 기본 게이트로 구성되며, 클럭 신호선으로부터 얻어지는 신호를 입력 신호로서 수신하며, 그 입력 신호가 소정 시간만큼 지연되어 출력되도록 제2전압 변환기의 출력 전압과 제1전압 변환기의 출력 전압사이의 전위차와 같은 전원 전압으로 동작되는 지연 회로와; 상기 클럭 신호선으로부터 얻어지는 신호의 위상과 상기 지연 회로로부터 출력된 신호의 위상간의 차이에 따라 신호를 출력하는 위상 비교기와; 상기 위상 비교기로부터 출력된 신호를 입력으로서 수신하는 전하 펌프 회로와; 상기 전하 펌프 회로로부터 출력된 신호를 입력으로서 수신하는 저역 필터와; pMOS 트랜지스터들중 샘플링된 하나의 pMOS와; pMOS 트랜지스터중 샘플링된 다른 pMOS 트랜지스터의 소스 전극을 위한 제1내부 전원선과; nMOS 트랜지스터들중 샘플링된 하나의 nMOS 트랜지스터와; nMOS 트랜지스터들중 다른 nMOS 트랜지스터의 소스 전극을 위한 제2내부 전원선과; 상기 생플링된 pMOS 트랜지스터의 소스 전극과 제1내부 전원선 사이에서 도통되는 전류에 따라 신호를 출력하는 제1전류 검출 회로와; 다른 pMOS 트랜지스터의 기판 전극을 위한 것으로 상기 제4전원에 연결된 제2보조 전원선을 포함하며, 제2전압 변환기는 상기 저역 필터로부터 출력된 신호의 변화에 따라서 제2전원 전압에 비례하여 가변하는 전위차를 갖는 출력 전압을 발생하며, 제1전압 변환기는 상기 전류 검출 회로로부터 출력된 신호의 변화에 다라서 제1전원 전압에 비례하여 가변하는 전위차를 갖는 출력 전압을 발생하는 것을 특징으로 하는 편차 보상 시스템.
제17항에 있어서, 상기 제1전원이 상기 제3전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템.
제8항에 있어서, 상기 제2전원이 상기 제4전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템.
복수의 pMOS 트랜지스터와 복수의 nMOS 트랜지스터를 구비하는 반도체 집적 회로의 편차보상 시스템에 있어서, 제1전원 전압을 갖는 제1전원과; 제2전원 전압을 갖는 제2전원과; 제3전원 전압을 갖는 제3전원과; 제4전원 전압을 갖는 제4전원과; 기판 전압으로서 제3전원을 갖는 pMOS 트랜지스터들중 하나와 기판 전압으로서 제4전원 전압을 갖는 nMOS 트랜지스터들중 하나로 이루어지는 복수의 기본 게이트로 구성되며, 클럭 신호선으로부터 얻어지는 신호를 입력 신호로서 수신하며, 그 입력 신호가 소정 시간만큼 지연되어 출력되도록 제2전압 변환기의 출력 전압과 제1전압 변환기의 출력 전압사이의 전위차와 같은 전원 전압으로 동작되는 지연 회로와; pMOS 트랜지스터들중 샘플링된 하나의 pMOS와; pMOS 트랜지스터중 샘플링된 다른 pMOS 트랜지스터의 소스 전극을 위한 제1내부 전원선과; nMOS 트랜지스터들중 샘플링된 하나의 nMOS 트랜지스터와; nMOS 트랜지스터들중 다른 nMOS 트랜지스터의 소스 전극을 위한 제2내부 전원선과; 상기 생플링된 pMOS 트랜지스터의 소스 전극과 제1내부 전원선 사이에서 도통되는 전류에 따라 신호를 출력하는 제1전류 검출 회로와; 상기 다른 pMOS 트랜지스터의 기판 전극을 위한 것으로 상기 제3전원에 연결된 제1보조 전원선 및; 다른 pMOS 트랜지스터의 기판 전극을 위한 것으로 상기 제4전원에 연결된 제2보조 전원선을 포함하며, 제1전압 변환기는 상기 전류 검출 회로로부터 출력된 신호의 변화에 따라서 제1전원 전압에 비례하여 가변하는 전위차를 갖는 출력 전압을 발생하며, 상기 제1내부 전원선에는 상기 제1전압 변환기의 출력 전압이 공급되며, 상기 샘플링된 nMOS 트랜지스터는 상기 제4전원에 연결된 기판 전극과, 드레인 전극과, 상기 제1내부 전원선에 연결된 게이트 전극을 가지며, 상기 제2내부 전원선에는 상기 제2전압 변환기로부터 출력된 전압이 공급되며, 상기 제2전압 변환기는 상기 전류 검출 회로로부터 출력된 신호의 변환에 따라서 상기 제2전원 전압에 비례하여 가변하는 전위차를 갖는 출력 전압을 발생하는 것을 특징으로 하는 편차 보상 시스템.
제20항에 있어서, 상기 제1전원이 상기 제3전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템.
제20항에 있어서, 상기 제2전원이 상기 제4전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템.
다수의 pMOS 트랜지스터 및 다수의 nMOS 트랜지스터를 구비하는 반도체 집적 회로의 편차 보상 시스템에 있어서, 제1전원 전압을 갖는 제1전원과; 제2전원 전압을 갖는 제2전원과; 제3전원 전압을 갖는 제3전원과; 제4전원 전압을 갖는 제4전원과; 제3전원 전압을 기판 전압으로 갖는 pMOS 트랜지스터들중 첫 번째 pMOS 트랜지스터와, 제4전원 전압을 기판 전압으로 갖는 nMOS 트랜지스터들중 첫 번째 nMOS 트랜지스터로 각기 구성된 다수의 제1기본 게이트로 이루어지고, 클럭 신호선으로부터 입수된 신호를 입력 신호로서 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상 같은 전원 전압으로 동작되어 그 입력 신호가 제1소정 시간만큼 지연되어 출력되는 제1지연 회로와; 클럭 신호선으로부터 입수된 신호의 위상과 제1지연 회로의 출력 신호의 위상간의 차이에 따라 신호를 출력하는 제1위상 비교기와; 제1위상 비교기의 출력 신호를 입력으로서 수신하는 제1전하 펌프 회로와; 제1전하 펌프 회로로부터 출력된 신호를 입력으로서 수신하는 제1저역 필터와; 제1저역 필터의 출력된 신호의 변화에 따라 제2전원전압에 대해 가변하는 전위차를 갖는 출력 전압을 발생시키는 제2전압 변환기와; 제3전원 전압을 기판 전압으로 갖는 pMOS 트랜지스터들 중 두 번째 pMOS 트랜지스터와, 제4전원 전압을 기판 전압으로 갖는 nMOS 트랜지스터들중 두 번째 nMOS 트랜지스터로 각기 구성된 다수의 제2기본 게이트로 이루어지되 이때 상기 두 번째 pMOS 트랜지스터는 상기 nMOS 트랜지스터보다 더 큰 게이트 폭을 가지며, 클럭 신호로부터 입수된 신호를 입력 신호로 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상 전원 전압으로 동작되어 그입력 신호가 제2소정 시간만큼 지연되어 출력되는 제2지연 회로와; 제3전원 전압을 기판 전압으로 갖는 pMOS 트랜지스터들 중 세 번째 pMOS 트랜지스터와, 제4전원 전압을 기판 전압으로 갖는 nMOS 트랜지스터들중 세 번째 nMOS 트랜지스터로 각기 구성된 다수의 제3기본 게이트로 이루어지되 이때 상기 세 번째 pMOS 트랜지스터는 상기 nMOS 트랜지스터보다 더 큰 게이트 폭을 가지며, 클럭 신호선으로부터 입수된 신호를 입력 신호로 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상 같은 전원 전압으로 동작되어 2입력 신호가 제3소정 시간만큼 지연되어 출력되는 제3지연 회로와; 제2지연 회로의 출력 신호의 위상과 제3지연 회로의 출력신호의 위상간의 차이에 따라 신호를 출력하는 제2위상 비교기와; 제2위상 비교기의 출력 신호를 입력으로서 수신하는 제2전하 펌프 회로와; 제2전하 펌프 회로의 출력 신호를 입력으로서 수신하는 제2저역 필터와; 제2저역 필터의 출력 신호의 변화에 따라 제1전원 전압에 대해 가변하는 전위차를 갖는 출력 신호를 발생시키는 제1전압 변환기와; pMOS 트랜지스터들중 나머지 nMOS 트랜지스터의 소스전극을 위한 것으로서, 제1전압 변환기의 출력 전압이 공급되는 제1내부 전원선과; nMOS 트랜지스터들중 나머지 nMOS 트랜지스터의 소스 전극을 위한 것으로 제2전압 변환기의 출력 전압이 공급되는 제2내부 전원선과; 상기 나머지 pMOS 트랜지스터의 기판 전극을 위한 것으로서, 제3전원에 접속되는 제1보조 전원선 및; 상기 나머지 nMOS 트랜지스터의 기판 전극을 위한 것으로서 제4전원이 접속되는 제2보조 전원선을 포함하는 것을 특징으로 하는 편차 보상 시스템.
상기 제23항에 있어서, 상기 제1전원이 상기 제3전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템.
제23항에 있어서, 상기 제2전원이 상기 제4전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템.
다수의 pMOS 트랜지스터 및 다수의 nMOS 트랜지스터를 구비하는 반도체 집적 회로의 편차 보상 시스템에 있어서, 제1전원 전압을 갖는 제1전원과; 제2전원 전압을 갖는 제2전원과; 제3전원 전압을 갖는 제3전원과; 제4전원 전압을 갖는 제4전원과; 제3전원 전압을 기판 전압으로 갖는 pMOS 트랜지스터들중 첫 번째 pMOS 트랜지스터와, 제4전원 전압을 기판 전압으로 갖는 nMOS 트랜지스터들중 첫 번째 nMOS 트랜지스터로 각기 구성된 다수의 제1기본 게이트로 이루어지고, 클럭 신호선으로부터 입수된 신호를 입력 신호로서 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상 같은 전원 전압으로 동작되어 그 입력 신호가 제1소정 시간만큼 지연되어 출력되는 제1지연 회로와; 클럭 신호선으로부터 입수된 신호를 입력 신호로서 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상 같은 전원 전압으로 동작되어 그 입력 신호가 제1소정 시간만큼 지연되어 출력되는 제1지연 회로와; 클럭 신호선으로부터 입수된 신호의 위상과 제1지연 회로의 출력 신호의 위상간의 차이에 따라 신호를 출력하는 제1위상 비교기와; 제1위상 비교기의 출력 신호를 입력으로서 수신하는 제1전하 펌프 회로와; 제1전하 펌프 회로의 출력 신호를 입력 신호로서 수신하는 제1저역 필터와; 제1저역 필터의 출력 신호의 변화에 따라 제1전원전압에 대해 가변하는 전위차를 갖는 출력 전압을 발생시키는 제1전압 변환기와; 제3전원 전압을 기판 전압으로 갖는 pMOS 트랜지스터들 중 두 번째 pMOS 트랜지스터와, 제4전원 전압을 기판 전압으로 갖는 nMOS 트랜지스터들중 두 번째 nMOS 트랜지스터로 각기 구성된 다수의 제2기본 게이트로 이루어지되 이때 상기 두 번째 pMOS 트랜지스터는 상기 nMOS 트랜지스터보다 더 큰 게이트 폭을 가지며, 클럭 신호로부터 입수된 신호를 입력 신호로 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상 전원 전압으로 동작되어 2입력 신호가 제2소정 시간만큼 지연되어 출력되는 제2지연 회로와; 제3전원 전압을 기판 전압으로 갖는 pMOS 트랜지스터들 중 세 번째 pMOS 트랜지스터와, 제4전원 전압을 기판 전압으로 갖는 nMOS 트랜지스터들중 세 번째 nMOS 트랜지스터로 각기 구성된 다수의 제3기본 게이트로 이루어지되 이때 상기 세 번째 pMOS 트랜지스터는 상기 nMOS 트랜지스터보다 더 큰 게이트 폭을 가지며, 클럭 신호선으로부터 입수된 신호를 입력 신호로 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상 같은 전원 전압으로 동작되어 2입력 신호가 제3소정 시간만큼 지연되어 출력되는 제3지연 회로와; 제2지연 회로의 출력 신호의 위상과 제3지연 회로의 출력신호의 위상간의 차이에 따라 신호를 출력하는 제2위상 비교기와; 제2위상 비교기의 출력 신호를 입력으로서 수신하는 제2전하 펌프 회로와; 제2전하 펌프 회로의 출력 신호를 입력으로서 수신하는 제2저역 필터와; 제2저역 필터의 출력 신호의 변화에 따라 제2전원전압에 대해 가변하는 전위차를 갖는 출력 신호를 발생시키는 제2전압 변환기와; pMOS 트랜지스터들중 나머지 nMOS 트랜지스터의 소스전극을 위한 것으로서, 제1전압 변환기의 출력 전압이 공급되는 제1내부 전원선과; nMOS 트랜지스터들중 나머지 nMOS 트랜지스터의 소스 전극을 위한 것으로서, 제2전압 변환기의 출력 전압이 공급되는 제2내부 전원선과; 상기 나머지 pMOS 트랜지스터의 기판 전극을 위한 것으로서, 제3전원에 접속되는 제1보조 전원선 및; 상기 나머지 nMOS 트랜지스터의 기판 전극을 위한 것으로서 제4전원이 접속되는 제2보조 전원선을 포함하는 것을 특징으로 하는 편차 보상 시스템.
제26항에 있어서, 상기 제1전원이 상기 제3전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템.
제26항에 있어서, 상기 제2전원이 상기 제4전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템.
다수의 pMOS 트랜지스터와 다수의 nMOS 트랜지스터를 구비하는 반도체 집적 회로의 편차보상 시스템에 있어서, 제1전원 전압을 갖는 제1전원과; 제2전원 전압을 갖는 제2전원과; 제3전원 전압을 갖는 제3전원과; 제4전원 전압을 갖는 제4전원과; 제1전압 변환기의 출력 전압이 제공되는 제1내부 전원선과; 제2전압 변환기의 출력 전압이 제공되는 제2내부 전원선과; 기판 전극이 제3전원에 접속되고 드레인 전극 및 게이트 전극은 제2내부 전원선에 접속된 pMOS 트랜지스터중 샘플링된 pMOS 트랜지스터와; 상기 샘플링된 pMOS 트랜지스터의 소스 전극과 제1내부 전원선 사이에 유도된 전류에 따라 신호를 출력하는 전류 검출회로와; 전류 검출 회로의 출력 신호의 변화에 따라 제1전원 전압에 대해 가변하는 전위차를 갖는 출력 전압을 발생시키는 제1전압 변환기와; 제3전원 전압을 기판 전압으로 갖는 pMOS 트랜지스터와, 제4전원 전압을 기판 전압으로 갖는 nMOS 트랜지스터들중 첫 번째 nMOS 트랜지스터로 각기 구성된 다수의 제1기본 게이트로 이루어지되, 이때 상기 첫 번째 pMOS 트랜지스터는 상기 첫 번째 nMOS 트랜지스터보다 더 큰 게이트폭을 가지며, 클럭 신호선으로부터 입수된 신호를 입력신호로 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상 같은 전원 전압으로 동작되어 그 입력 신호가 제1소정 시간만큼 지연되어 출력되는 제1지연 회로와; 제3전원 전압을 기판 전압으로 갖는 pMOS 트랜지스터들 중 두 번째 pMOS 트랜지스터와, 제4전원 전압을 기판 전압으로 갖는 nMOS 트랜지스터들중 두 번째 nMOS 트랜지스터로 각기 구성된 다수의 제2기본 게이트로 이루어지되 이때 상기 두 번째 pMOS 트랜지스터는 상기 두 번째 nMOS 트랜지스터보다 더 큰 게이트 폭을 가지며, 클럭 신호선으로부터 입수된 신호를 입력 신호로서 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상 같은 전원 전압으로 동작되어 그 입력 신호가 제2소정 시간만큼 지연되어 출력되는 제2지연 회로와; 제1지연 회로의 출력 신호의 위상과 제2지연 회로의 출력 신호의 위상간의 차이에 따라 신호를 출력하는 위상 비교기와; 위상 비교기의 출력 신호를 입력으로서 수신하는 전하 펌프 회로와; 전하 펌프 회로의 출력 신호를 입력으로서 수신하는 저역 필터와; 저역 필터의 출력 신호의 변화에 따라 제2전원 전압에 대해 가변하는 전위차를 갖는 출력 전압을 발생시키는 제2전압 변환기와; 상기 나머지 pMOS 트랜지스터의 소스 전극을 위한 전원선으로서 공급되는 제1내부 전원선과; 상기 나머지 nMOS 트랜지스터의 소스 전극을 위한 전원선으로서 공급되는 제2내부 전원선과; 제3전원에 접속된, 상기 나머지 pMOS 트랜지스터의 기판 전극을 위한 제1보조 전원선 및; 제4전원에 접속된, 상기 나머지 nMOS 트랜지스터의 기판 전극을 위한 제2보조 전원선을 포함하는 것을 특징으로 하는 편차 보상 시스템.
제29항에 있어서, 상기 제1전원이 상기 제3전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템.
제29항에 있어서, 상기 제2전원이 상기 제4전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템.
다수의 pMOS 트랜지스터 및 다수의 nMOS 트랜지스터를 구비하는 반도체 집적 회로의 편차보상 시스템에 있어서, 제1전원 전압을 갖는 제1전원과; 제2전원 전압을 갖는 제2전원과; 제3전원 전압을 갖는 제3전원과; 제4전원 전압을 갖는 제4전원과; 제1전압 변환기의 출력 전압이 인가되는 제1내부 전원선과; 제2전압 변환기의 출력 전압이 인가되는 제2내부 전원선과; 기판 전극이 제4전원에 접속되고 드레인 전극 및 게이트 전극은 제1내부 전원선에 접속된 nMOS 트랜지스터중 샘플링된 nMOS 트랜지스터와; 상기 샘플링된 nMOS 트랜지스터의 소스 전극과 제2내부 전원선간에 유도된 전류에 따라 신호를 출력하는 전류 검출회로와; 전류 검출 회로의 출력 신호의 변화에 따라 제2전원 전압에 대해 가변하는 전위차를 갖는 출력 전압을 발생시키는 제2전압 변환기와; 제3전원 전압을 기판 전압으로 갖는 pMOS 트랜지스터들 중 첫 번째 pMOS 트랜지스터와, 제4전원 전압을 기판 전압으로 갖는 nMOS 트랜지스터들중 첫 번째 nMOS 트랜지스터로 각기 구성된 다수의 제1기본 게이트로 이루어지되, 이때 상기 첫 번째 pMOS 트랜지스터는 상기 첫 번째 nMOS 트랜지스터보다 더 큰 게이트폭을 가지며, 클럭 신호선으로부터 입수된 신호를 입력신호로 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상 같은 전원 전압으로 동작되어 그 입력 신호가 제1소정 시간만큼 지연되어 출력되는 제1지연 회로와; 제3전원 전압을 기판 전압으로 갖는 pMOS 트랜지스터들 중 두 번째 pMOS 트랜지스터와, 제4전원 전압을 기판 전압으로 갖는 nMOS 트랜지스터들중 두 번째 nMOS 트랜지스터로 각기 구성된 다수의 제2기본 게이트로 이루어지되, 이때 상기 두 번째 nMOS 트랜지스터는 상기 두 번째 pMOS 트랜지스터보다 더 큰 게이트폭을 가지며, 클럭 신호선으로부터 입수된 신호를 입력신호로 수신하며, 제1전압 변환기의 출력 전압과 제2전압 변환기의 출력 전압 사이의 전위차와 사실상 같은 전원 전압으로 동작되어 그 입력 신호가 제2소정 시간만큼 지연되어 출력되는 제2지연 회로와; 제1지연회의 출력된 신호의 위상과 제2지연 회로의 출력 신호의 위상간의 차이에 따라 신호를 출력하는 제2위상 비교기와; 위상 비교기로부터 출력 신호의 입력으로서 수신하는 전하 펌프 회로와; 전하 펌프 회로의 출력 신호를 입력으로서 수신하는 필터와; 저역 필터의 출력 신호의 변화에 따라 제1전원전압에 대해 가변하는 전위차를 갖는 출력 전압을 발생시키는 제1전압 변환기와; 상기 나머지 pMOS 트랜지스터의 소스 전극을 위한 전원선으로서 공급되는 제1내부 전원선과; 상기 나머지 nMOS 트랜지스터의 소스 전극을 위한 전원선으로서 공급되는 제2내부 전원선과; 제3전원에 접속된, 상기 나머지 pMOS 트랜지스터의 기판 전극을 위한 제1보조 전원선 및; 제4전원에 접속된, 상기 나머지 nMOS 트랜지스터의 기판 전극을 위한 제2보조 전원선을 포함하는 것을 특징으로 하는 편차 보상 시스템.
제32항에 있어서, 상기 제1전원이 상기 제3전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템.
제32항에 있어서, 상기 제2전원이 상기 제4전원을 대신하여 채용되는 것을 특징으로 하는 편차 보상 시스템.