JPH08138388A - 半導体装置の電源切り換え回路 - Google Patents

Abstract

(57)【要約】 【目的】 比較的少ない回路素子数で、電源電位に依存
せず安定動作する半導体装置の電源切り換え回路を提供
する。 【構成】 各電源電位Ｖ（Ｉ）は、直列接続されたＰチ
ャネルエンハンスメント型トランジスタ１３２（２Ｉ−
１），１３２（２Ｉ）を介して出力３６に接続されてお
り、出力対象となる電源電位Ｖ（Ｉ）のトランジスタ１
３２（２Ｉ−１），１３２（２Ｉ）の入力３５（２Ｉ−
１），３５（２Ｉ）には接地電位が供給され、他の電源
電位Ｖ（Ｋ）のトランジスタ１３２（２Ｋ−１），１３
２（２Ｋ）のうち、電源電位側のトランジスタ１３２
（２Ｋ−１）の入力３５（２Ｋ−１）には電源電位Ｖ
（Ｋ）が供給されるとともに、出力３６側のトランジス
タ１３２（２Ｋ）の入力３５（２Ｋ）に出力３６の電位
が供給される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の電源切り
換え回路に関し、特に、半導体装置内に配設され、装置
内の所定の回路に対し出力線を介して複数の電源電位の
うちのいずれかを切り換え出力する半導体装置の電源切
り換え回路に関するものである。

【０００２】

【従来の技術】一般に、フラッシュＲＯＭなどの半導体
装置では、書き込み、消去あるいは読出しの各動作に応
じた複数の電源電位を用いて動作するものとなってい
る。図５は、一般的なＮＯＲ型フラッシュメモリのメモ
リセルを示す回路図、図６はメモリセルの断面図であ
り、図５，６において、１００はメモリセル、１１はワ
ード線、１２はビット線、１３はソース線、１４は制御
ゲート、１５は浮遊ゲート、１６はドレイン、１７はソ
ース、１８は基板、１０１，１０２は絶縁膜である。

【０００３】次に、図５，６を用いて、ＮＯＲ型フラッ
シュメモリの動作原理について説明する。まず、書き込
み時には、制御ゲート１４の電位を１２Ｖ、ドレイン１
６の電位を７Ｖ、ソース１７の電位を０Ｖ、基板１８の
電位を０Ｖに設定する。これにより、ドレイン１６とソ
ース１７との間の電界により加速されて発生したホット
エレクトロンは、制御ゲート１４と基板１８との間の電
界により浮遊ゲート１５に注入される。その結果、メモ
リセル１００のしきい値電圧は５Ｖ以上に設定される。

【０００４】消去時には、制御ゲート１４の電位を０
Ｖ、ソース１７の電位を１２Ｖ、基板１８の電位を０
Ｖ、ドレイン１６を浮遊状態に設定する。これにより、
浮遊ゲート１５中に存在するホットエレクトロンは、制
御ゲート１４とソース１７との間の電界によりソース１
７側に引き抜かれ、その結果、メモリセル１００のしき
い値電圧は５Ｖ未満に設定される。また読み出し時に
は、制御ゲート１４の電位を５Ｖ、ドレイン１６の電位
を１Ｖ、ソース１７の電位を０Ｖ、基板１８の電位を０
Ｖに設定し、メモリセル１００に電流が流れるか否かに
よりデータ「０」，「１」を判断する。すなわちメモリ
セル１００のしきい値電圧が高い方がデータ「０」のセ
ル、メモリセルのしきい値電圧の低い方がデータ「１」
のセルとなる。

【０００５】図７は、ＮＯＲ型フラッシュメモリのメモ
リセルアレイ部の構成を示すブロック図であり、同図に
おいて、１０３はＸデコーダ回路、１０４はＹデコーダ
回路、１０５はソース線電位供給回路、１０６はセンス
アンプ回路、１９はセンスアンプ回路の入出力、１０７
は書き込み回路、２０は書き込み回路の出力である。書
き込み時には、Ｘデコーダ回路１０３の電源電位は１２
Ｖに設定され、Ｘデコーダ回路１０３により、選択ワー
ド線１１ａの電位のみが１２Ｖとなり、他のワード線１
１ｂ，１１ｃの電位は０Ｖとなる。また書き込み回路１
０７の出力２０の電位は７Ｖに設定され、Ｙデコーダ回
路１０４により、選択ビット線１２ａのみが書き込み回
路１０７の出力２０と接続され、その電位は７Ｖとな
る。

【０００６】さらに、ソース線電位供給回路１０５によ
り、ソース線の電位は０Ｖに設定され、これにより、選
択メモリセル１００ａへの書き込みが行われるものとな
る。また消去時には、Ｘデコーダ回路１０３は活性化さ
れず、ワード線１１ａ〜１１ｃの電位は全て０Ｖに設定
され、さらにソース線電位供給回路１０５により、ソー
ス線１３の電位は１２Ｖに設定される。これにより、ソ
ース線１３に共通に接続されたソース１７を有する全て
のメモリセル１００ａ〜１００ｉが消去される。

【０００７】読み出し時には、Ｘデコーダ回路１０３の
電源電位は５Ｖに設定され、Ｘデコーダ回路１０３によ
り、選択ワード線１１ａの電位のみが５Ｖとなり、他の
ワード線１１ｂ，１１ｃの電位は０Ｖとなる。また、セ
ンスアンプ回路１０６の入出力１９の電位は１Ｖに設定
され、Ｙデコーダ回路１０４により、選択ビット線１２
ａのみがセンスアンプ回路１０６の入出力１９と接続さ
れ、その電位は１Ｖとなる。さらに、ソース線電位供給
回路１０５により、ソース線の電位は０Ｖに設定され、
これにより、選択メモリセル１００ａの読み出しが行わ
れ、メモリセル１００ａに電流が流れるか否かで、セン
スアンプ回路１０６によりデータ「０」，「１」が判断
される。

【０００８】このように、ＮＯＲ型フラッシュメモリの
場合、Ｘデコーダ回路１０３の電源電位は、読み出し時
と書き込み時とで設定が異なるものとなり、特に書き込
み時にＸデコーダ回路１０３の電源電位を１２Ｖに設定
するため、通常、読み出し用電源とは別に書き込み用電
源をメモリ装置外部から供給するとともに、メモリ装置
内部に電源切り換え回路を設もうけて、読み出し時には
読み出し用電源電位ＶCC（５Ｖ）、書き込み時には書き
込み用電源電位ＶPP（１２Ｖ）をＸデコーダ回路１０３
の電源電位として出力するものとなっている。

【０００９】図８に、従来の電源切り換え回路を示すブ
ロック図、また図９は、図８の各部における信号を示す
タイミングチャートである。図８，９において、２１は
書き込み用電源電位ＶPP供給線、２２は読み出し用電源
電位ＶCC供給線、２３は電源切り換え回路の入力、２４
は昇圧電位発生回路の出力、２５は電源切り換え回路の
出力、１０８は昇圧電位発生回路、１０９はＮチャネル
エンハンスメント型のトランジスタ、１１０はＮチャネ
ルディプリーション型のトランジスタである。

【００１０】Ｔ1 は、電源切り換え回路の入力２３が
「Ｈ」レベル（＝５Ｖ）の期間を示しており、この場
合、昇圧電位発生回路１０８は活性化されず、その出力
２４は「Ｌ」レベル（＝０Ｖ）に設定され、その結果、
０Ｖがゲートに入力されるトランジスタ１０９は非導通
となる。また、トランジスタ１１０は、ゲートに５Ｖが
供給されているため、そのしきい値電圧は、ソースの電
位が５Ｖの場合に０Ｖ未満に設定され、このときトラン
ジスタ１１０は完全に導通し、電源切り換え回路の出力
２５の電位はＶCC（＝５Ｖ）になる。

【００１１】一方、Ｔ2 は、電源切り換え回路の入力２
３が「Ｌ」レベル（＝０Ｖ）の期間を示しており、この
場合、昇圧電位発生回路１０８が活性化され、ソースの
電位が１２Ｖの場合のトランジスタ１０９のしきい値電
圧をＶTN1 とすると、昇圧電位発生回路１０８の出力２
４の電位は１２＋ＶTN1 よりも大きく設定されるので、
このときトランジスタ１０９は完全に導通し、電源切り
換え回路の出力２５の電位はＶPP（＝１２Ｖ）になる。
また、０Ｖがゲートに入力されるトランジスタ１１０の
しきい値電圧は、ソースの電位が１２Ｖの場合、０Ｖよ
りも大きく設定されているので、このときトランジスタ
１１０は非導通となり、書き込み用電源電位ＶPP供給線
２１から読み出し用電源電位ＶCC供給線２２への電流経
路が遮断される。

【００１２】図１０は、図８の昇圧電位発生回路１０８
の具体例を示す回路図であり、同図において、２１は書
き込み用電源電位ＶPP供給線、２３は昇圧電位発生回路
の入力、／２３は入力２３の相補（反転）信号、２４は
昇圧電位発生回路の出力、２６はレベル変換回路の出
力、２７は昇圧パルス、／２７は昇圧パルス２７の相補
信号、２８は接地電位供給線、１１１はレベル変換回
路、１１２は発振回路、１２１は、Ｎチャネルエンハン
スメント型のトランジスタ１１３，１１５，１１７、キ
ャパシタ１１４，１１６からなるチャージポンプ回路、
１２２は、Ｎチャネルエンハンスメントの型トランジス
タ１１８，１１９，１２０からなる電位制限回路であ
る。

【００１３】まず、電源切り換え回路の入力２３が
「Ｈ」レベル（＝５Ｖ）のとき、レベル変換回路の出力
２６、昇圧パルス２７，／２７は共に「Ｌ」レベル（＝
０Ｖ）に設定される。このとき、チャージポンプ回路１
２１は活性化されない。また、トランジスタ１２０のゲ
ートには「Ｈ」レベル（＝５Ｖ）が入力され、これによ
り、トランジスタ１２０が導通し、昇圧電位発生回路の
出力２４は「Ｌ」レベル（＝０Ｖ）となる。

【００１４】一方、電源切り換え回路の入力２３が
「Ｌ」レベル（＝０Ｖ）のとき、レベル変換回路１１１
の出力信号２６の電位はＶPP（＝１２Ｖ）となる。また
このとき発振回路１１２は、振幅１２Ｖの昇圧パルス２
７，／２７を出力する。この結果、チャージポンプ回路
１２１が活性化されるので、昇圧電位が出力２４に発生
し、トランジスタ１１８，１１９のしきい値電圧をＶTN
2 ，ＶTN3 とすると、昇圧電位は電位制限回路１２２に
より、ＶPP＋ＶTN2 ＋ＶTN3 ＝１７Ｖに制限される。

【００１５】また、図１１は、従来の電源切り換え回路
の他の例を示すブロック図であり、同図において、１２
３はブートストラップ回路である。電源切り換え回路の
入力２３が「Ｈ」レベル（＝５Ｖ）の場合、前述（図８
参照）と同様、Ｎチャネルディプリーション型トランジ
スタ１１０が完全に導通し、出力２５の電位はＶCC（＝
５Ｖ）となる。一方、電源切り換え回路の入力２３が
「Ｌ」レベル（＝０Ｖ）の場合、前述とは異なり、ブー
トストラップ回路１２３が活性化されることにより出力
２５の電位がＶPP（＝１２Ｖ）となる。

【００１６】図１２は、従来のブートストラップ回路１
２３の具体例を示す回路図、図１３は、図１２における
各部の信号を示すタイミングチャートである（例えば、
IEEEJournal of Solid/State Circuits,Vol.27,No.4,Ap
ril 1992,P.583 など）。図１２，１３において、２１
は書き込み用電源電位ＶPP供給線、２９，３０，３１は
ブートストラップ回路制御信号、３２，３３はブートス
トラップ回路の内部接続点、１２４は制御信号発生回
路、１２５，１２６，１２７，１２９，１３０，１３１
はＮチャネルエンハンスメント型のトランジスタ、１２
８はキャパシタである。

【００１７】Ｔ3 は、電源切り換え回路の入力２３が
「Ｈ」レベル（＝５Ｖ）の期間を示しており、この場
合、ブートストラップ回路制御信号２９，３０，３１
は、それぞれ「Ｌ」レベル（＝０Ｖ）、「Ｈ」レベル
（＝５Ｖ）、「Ｈ」レベル（＝５Ｖ）となる。これによ
り、トランジスタ１２９，１３１が導通しないので、ブ
ートストラップ回路の出力２５の電位は浮遊電位とな
る。また、Ｔ4 ，Ｔ5 は、電源切り換え回路の入力２３
が「Ｌ」レベル（＝０Ｖ）の期間を示しており、特に期
間Ｔ4 では、ブートストラップ回路制御信号２９，３
０，３１はそれぞれ「Ｈ」レベル（＝５Ｖ）、「Ｈ」レ
ベル（＝５Ｖ）、「Ｌ」レベル（＝０Ｖ）となる。

【００１８】このとき、トランジスタ１２５，１２６が
導通するので、内部接続点３２の電位は、この２つのト
ランジスタの抵抗分割電位（＝４Ｖ）となる。また、ト
ランジスタ１２７は導通、トランジスタ１３０は非導通
なので、トランジスタ１２７のしきい値電圧をＶTN4 と
すると内部接続点３３の電位は、ＶPP／ＶTN4 ＝９Ｖと
なる。さらに、トランジスタ１３１が導通するので、ト
ランジスタ１３１のしきい値電圧をＶTN5 とするとブー
トストラップ回路の出力２５の電位は、ＶPP／ＶTN5 ＝
９Ｖとなる。

【００１９】その後の期間Ｔ5 において、ブートストラ
ップ回路制御信号３０が「Ｈ」レベル（＝５Ｖ）から
「Ｌ」レベル（＝０Ｖ）へと変化し、このとき、トラン
ジスタ１２６が非導通となるので、内部接続点３２の電
位が上昇する。容量結合により内部接続点３３の電位も
上昇する。ここで、トランジスタ１２５を経由する正の
フィードバックがかかるので、最終的に内部接続点３２
の電位は１２Ｖ、内部接続点３３の電位は１７Ｖまで上
昇する。以上の結果、トランジスタ１２９が完全に導通
するので、ブートストラップ回路の出力２５の電位は１
２Ｖとなる。

【００２０】

【発明が解決しようとする課題】したがって、このよう
な従来の半導体装置の電源切り換え回路では、次のよう
な問題点があった。 １：トランジスタの耐圧について 書き込み用電源電位ＶPPを電源切り換え回路の出力とし
て供給する場合、ＶPPよりも高い昇圧電位を発生する必
要がある。昇圧電位を１７Ｖとすると、前者（図１０）
の場合には、トランジスタ１２０のドレインには１７Ｖ
の電圧が印加され、また後者（図１２）の場合には、ト
ランジスタ１３０のドレインに１７Ｖの電圧が印加され
るものとなり、これらトランジスタが高耐圧でなければ
ならず、プロセスの微細化に伴うトランジスタサイズの
縮小を制限するという問題点があった。

【００２１】２：回路オーバヘッドについて 書き込み用電源電位ＶPPを電源切り換え回路の出力とし
て供給するためには、前者では昇圧電位発生回路１０
８、後者ではブートストラップ回路１２３が必要であ
り、どちらの回路も素子数が多く、その制御は複雑であ
る。また、読み出し用電源、書き込み用電源以外の電源
を必要とする場合には、さらに回路構成が複雑となると
いう問題点があった。 ３：書き込み用電源電位ＶPPが低下した場合への対応に
ついて 電源電位の変動に対する動作試験として、フラッシュメ
モリでは、書き込み用電源電位ＶPPを３Ｖ程度に設定し
て、書き込み用電源電位ＶPPを電源切り換え回路の出力
としてワード線に供給する場合がある。

【００２２】この場合、前者によれば、電源切り換え回
路の入力２３は「Ｌ」レベル（＝０Ｖ）に設定され、ト
ランジスタ１１０のゲートには０Ｖが入力される。ここ
で、書き込み用電源電位ＶPPが１２Ｖの場合、非導通の
トランジスタ１１０は、ＶPPが３Ｖの場合に導通するも
のとなり、これにより、書き込み用電源電位ＶPP供給線
２１から読み出し用電源電位ＶCC供給線２２への電流経
路が遮断されなくなり、電源電位が変動した場合、電源
切り換え回路の動作が保証できないという問題点がっ
た。

【００２３】さらに、前者によれば、昇圧電位発生回路
１０８内のチャージポンプ回路１２１が、書き込み用電
源を電源としてその電位ＶPPの振幅を有する昇圧パルス
を発生させるものとなっているため、書き込み用電源電
位ＶPPが３Ｖ程度まで低下した場合には、チャージポン
プ回路１２１の昇圧比が悪化してしまい、必要な昇圧電
位が得られず、電源切り換え回路の出力として書き込み
用電源電位ＶPPを供給できなくなるという問題点があっ
た。また、後者によれば、書き込み用電源電位ＶPPを電
源切り換え回路の出力として供給する場合、ブートスト
ラップ回路１２３内の内部接続点３３の電位が、容量結
合により昇圧電位（＝１７Ｖ）まで上昇するものとな
る。

【００２４】したがって、トランジスタ１３０のリーク
電流などにより内部接続点３３の電位が下がった場合に
は、その電位を補償する電流経路が存在しないため、内
部接続点３３の電位は下がったままとなり、その結果、
電源切り換え回路の出力２５の電位も低下してしまう。
一般にブートストラップ回路は読み出し動作時に用いら
れるが、後者のように書き込み動作時に用いた場合、そ
の時間は読み出し時間に比べて長いため、リーク電流な
どにより出力電位が変動し安定性に欠けるという問題点
があった。本発明はこのような課題を解決するためのも
のであり、比較的少ない回路素子数で、電源電位に依存
せず安定動作する半導体装置の電源切り換え回路を提供
することを目的としている。

【００２５】

【課題を解決するための手段】このような目的を達成す
るために、本発明による半導体装置の電源切り換え回路
は、各電源電位と出力線との間に直列接続されたＰチャ
ネルエンハンスメント型の第１および第２のトランジス
タをそれぞれ備え、第１のトランジスタは、ソース端子
および基板電位が対応する電源電位に接続され、第２の
トランジスタは、ドレイン端子および基板電位が出力線
に接続されるとともに、ソース端子が第１のトランジス
タのドレイン端子に接続され、出力対象となる電源電位
に対応する第１および第２のトランジスタのゲート端子
に出力線の電位より第１および第２のトランジスタのし
きい値分以上低い所定の電位を供給し、他の電源電位に
対応する第１のトランジスタのゲート端子にそれぞれ対
応する電源電位を供給するとともに、他の電源電位に対
応する第２のトランジスタのゲート端子に出力線の電位
を供給するようにしたものである。

【００２６】また、各電源電位のうち、常時最も低い電
位が供給されている最低電源電位と出力線との間に、ソ
ース端子が電源電圧に接続されるとともにドレイン端子
および基板電位が出力線に接続されたＰチャネルエンハ
ンスメント型の第３のトランジスタを備え、出力対象が
最低電源電位である場合には、第３のトランジスタのゲ
ート端子に出力線の電位より第３のトランジスタのしき
い値分以上低い所定の電位を供給し、他の電源電位に対
応する第１のトランジスタのゲート端子にそれぞれ対応
する電源電位を供給するとともに、他の電源電位に対応
する第２のトランジスタのゲート端子に出力線の電位を
供給し、出力対象となる電源電位が最低電源電位以外の
電源電位である場合には、第３のトランジスタのゲート
端子に出力線の電位を供給し、出力対象となる電源電位
に対応する第１および第２のトランジスタのゲート端子
に出力線の電位より第１および第２のトランジスタのし
きい値分以上低い所定の電位を供給し、他の電源電位に
対応する第１のトランジスタのゲート端子にそれぞれ対
応する電源電位を供給するとともに、他の電源電位に対
応する第２のトランジスタのゲート端子に出力線の電位
を供給するようにしたものである。

【００２７】さらに、所定の電位を接地電位としたもの
である。さらにまた、Ｎを２としたものである。また、
各電源電位と出力線とを動作電源として、第１のトラン
ジスタのゲート端子に対して各電源電位または出力線の
電位を出力する第１の論理ゲートと、出力線と所定の電
位とを動作電源として、第２のトランジスタのゲート端
子に対して出力線の電位または所定の電位を出力する第
２の論理ゲートとを備えるものである。また、出力線と
所定の電位とを動作電源として、第３のトランジスタの
ゲート端子に対して出力線の電位または所定の電位を出
力する第３の論理ゲートとを備えるものである。

【００２８】

【作用】したがって、出力対象となる電源電位に対応す
る第１および第２のトランジスタのゲート端子には出力
線の電位より第１および第２のトランジスタのしきい値
分以上低い所定の電位が供給されて導通状態となり、他
の電源電位に対応する第１のトランジスタのゲート端子
にはそれぞれ対応する電源電位が供給されるとともに、
他の電源電位に対応する第２のトランジスタのゲート端
子には出力線の電位が供給されてそれぞれ遮断状態とな
り、出力対象となった電源電位が出力線に出力される。

【００２９】

【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例である半導体装置の電源切
り換え回路の回路図であり、（ａ）は基本となる回路、
（ｂ）は電源電圧Ｖ（Ｉ）を出力する場合の回路を示し
ている。図１において、３４（１），３４（２）〜３４
（Ｎ）は各種の電圧値からなる電源電位Ｖ（１），Ｖ
（２）〜Ｖ（Ｎ）をそれぞれ個別に供給する電源供給
線、３５（１），３５（２），３５（３），３５（４）
〜３５（２Ｎ−３），３５（２Ｎ−２），３５（２Ｎ−
１）は２Ｎ−１個の電源切り換え回路の入力、３６は電
源切り換え回路の出力（出力線）である。

【００３０】１３２（１），１３２（２），１３２
（３），１３２（４）〜１３２（２Ｎ−３），１３２
（２Ｎ−２），１３２（２Ｎ−１）はＰチャネルエンハ
ンスメント型のトランジスタである。電源供給線３４
（１）と出力３６との間には、トランジスタ１３２
（１），１３２（２）が直列に接続されており、特にト
ランジスタ１３２（１）のソース端子および基板電位が
電源供給線３４（１）に、トランジスタ１３２（２）の
ドレイン端子および基板電位が出力３６にそれぞれ接続
され、トランジスタ１３２（１）のソース端子とトラン
ジスタ１３２（２）のドレイン端子とが接続されてい
る。

【００３１】さらに、電源供給線３４（２）〜３４（Ｎ
−１）と出力３６との間にも、これと同様にトランジス
タ１３２（３）〜１３２（２Ｎ−３）と１３２（４）〜
１３２（２Ｎ−２）とが直列に接続されている。また、
常に出力３６の電位以下となる電位Ｖ（Ｎ）、すなわち
常時最も低い最低電源電位Ｖ（Ｎ）が供給されている電
源供給線３４（Ｎ）と出力３６との間には、トランジス
タ１３２（２Ｎ−１）が接続されており、そのソース端
子が電源供給線３４（Ｎ）に、またドレイン端子および
基板電位が出力３６に接続されている。

【００３２】次に、図１を参照して、本発明の動作とし
て任意の電源電位Ｖ（Ｉ）を出力する場合について説明
する。電源電位Ｖ（Ｉ）を出力３６に出力する場合に
は、図１（ｂ）の回路図のように、出力の対象以外の電
源電位と出力３６との間に接続されているトランジスタ
１３２（１），１３２（３）〜１３２（２Ｎ−３）の入
力３５（１），３５（３）〜３５（２Ｎ−３）をそれぞ
れ対応する電源電位に接続し、トランジスタ１３２
（２），１３２（４）〜１３２（２Ｎ−２）の入力３５
（２），３５（４）〜３５（２Ｎ−２）をそれぞれ出力
３６に接続する。

【００３３】さらに、出力の対象となる電源電位Ｖ
（Ｉ）と出力３６との間に接続されているトランジスタ
１３２（２Ｉ−１），１３２（２Ｉ）の入力３５（２Ｉ
−１），３５（２Ｉ）を、それぞれ出力３６の電位に比
較して各トランジスタのしきい値電圧分以上低い電位、
例えば接地電位に接続する。これにより、トランジスタ
１３２（２Ｉ−１），１３２（２Ｉ）のゲート電位が、
それぞれのドレイン電位より低くなり、これらトランジ
スタ１３２（２Ｉ−１），１３２（２Ｉ）が導通して、
電源電位Ｖ（Ｉ）が出力３６に供給されるものとなる。

【００３４】また、他のトランジスタのゲート電位が、
それぞれのソース電位と等しくなるため、各トランジス
タが非導通となって、他の電源電位と出力３６とが遮断
される。特に、出力３６の電位に比較して高い電位の電
源電位については、トランジスタ１３２（１），１３２
（３）〜１３２（２Ｎ−３）のゲート電位が各電源電位
と等しくなって非導通となり、一方、出力３６の電位に
比較して低い電位の電源電位については、トランジスタ
１３２（２），１３２（４）〜１３２（２Ｎ−２）のゲ
ート電位が出力３６の電位と等しくなって非導通とな
り、いずれの場合にも、他の電源電位と出力３６とが遮
断されるものとなる。

【００３５】また、常に出力３６の電位以下となる最低
電源電位Ｖ（Ｎ）を供給する場合には、トランジスタ１
３２（２Ｎ−１）の入力３５（２Ｎ−１）を接地電位に
接続するとともに、他のトランジスタの入力を前述と同
様に対応する電源電位または出力３６の電位に接続す
る。これにより、他の電源電位と出力３６とが遮断さ
れ、最低電源電位Ｖ（Ｎ）だけが出力３６に供給される
ものとなる。

【００３６】図２は、図１の電源切り換え回路の入力−
出力の組合せを示す説明図であり、同図において、Ｉは
１から（Ｎ−１）までの任意の整数である。今、ＪをＩ
以外の１から（Ｎ−１）までの全ての整数とすると、入
力３５（２Ｉ−１），３５（２Ｉ）の電位を共に接地電
位（＝０）に設定するとともに、入力３５（２Ｊ−１）
の電位をＪ番目の電源電位Ｖ（Ｊ）に設定し、また入力
３５（２Ｊ）の電位を出力３６の電位に、さらに入力３
５（２Ｎ−１）の電位を出力３６の電位に設定すること
により、トランジスタ１３２（２Ｉ−１），１３２（２
Ｉ）のみが導通し、電源切り換え回路の出力にはＩ番目
の電源電位Ｖ（Ｉ）が供給される。

【００３７】また、最低電源電位Ｖ（Ｎ）を供給する場
合には、Ｋを１から（Ｎ−１）までの全ての整数とする
と、入力３５（２Ｋ−１）の電位をＫ番目の電源電位Ｖ
（Ｋ）に、また入力３５（２Ｋ）の電位を出力３６の電
位に設定するとともに、入力３５（２Ｎ−１）の電位を
接地電位に設定することにより、トランジスタ１３２
（２Ｎ−１）のみが導通し、電源切り換え回路の出力３
６にはＮ番目の電源電位Ｖ（Ｎ）が供給される。

【００３８】このように、各電源電位Ｖ（１）〜Ｖ（Ｎ
−１）と出力３６との間に、一方のトランジスタのドレ
イン端子と他方のトランジスタのソース端子とが接続さ
れた２つのＰチャネルエンハンスメント型トランジスタ
を直列に接続し、出力の対象となる電源電位Ｖ（Ｉ）に
対応する両トランジスタのゲート端子を出力３６よりし
きい値電圧分以上低い電圧、例えば接地電位を供給し、
電源供給線に接続されている他のトランジスタのゲート
端子にそれぞれの電源電位を供給するとともに、出力３
６に接続されている他のトランジスタのゲート端子にそ
れぞれ出力３６の電位を供給するようにしたので、比較
的少ない回路素子数で、電源電位に依存せず安定して各
種電源電圧を出力するものとなる。

【００３９】また、特に各種電源電圧のうち常に最も低
い電位となる最低電源電位Ｖ（Ｎ）と出力３６との間
に、Ｐチャネルエンハンスメント型トランジスタを接続
し、このトランジスタのゲート端子に出力３６の電位よ
りしきい値電圧分以上低い電圧、例えば接地電位を供給
し、電源供給線に接続されている他のトランジスタのゲ
ート端子にそれぞれの電源電位を供給するとともに、出
力３６に接続されている他のトランジスタのゲート端子
にそれぞれ出力３６の電位を供給するようにしたので、
より少ない回路素子数で、電源電位に依存せず安定して
各種電源電圧を出力するものとなる。

【００４０】なお、図３は、各トランジスタのゲート端
子に任意の電位を供給するための制御回路であり、同図
（ａ）において、１３３（２Ｉ−１）は電源供給線３４
（Ｉ）側に接続されているトランジスタ１３２（２Ｉ−
１）のゲート端子に入力３５（２Ｉ−１）を供給するイ
ンバータ、１３３（２Ｉ）は出力３６側に接続されてい
るトランジスタ１３２（２Ｉ）のゲート端子に入力３５
（２Ｉ）を供給するインバータ、３７（Ｉ）は電源電位
Ｖ（Ｉ）が選択出力される場合に「Ｈ」レベル（＝５
Ｖ）となり、他の電源電位が選択出力される場合に
「Ｌ」レベル（＝０Ｖ）となる制御信号である。

【００４１】特に、インバータ１３３（２Ｉ−１）は、
トランジスタ１３２（２Ｉ−１）の電源電位Ｖ（Ｉ）と
トランジスタ１３２（２Ｉ−１）のソース電位よりしき
い値電圧分以上低い電位、例えば接地電位とを動作電源
として、制御信号３７（Ｉ）の「Ｌ」レベルに応じて電
源電位Ｖ（Ｉ）を出力し、「Ｈ」レベルに応じて接地電
位を出力する電圧変換回路であり、また、インバータ１
３３（２Ｉ）は、出力３６の電位とトランジスタ１３２
（２Ｉ）のソース電位よりしきい値電圧分以上低い電
位、例えば接地電位とを動作電源として、制御信号３７
（Ｉ）の「Ｌ」レベルに応じて出力３６の電位を出力
し、「Ｈ」レベルに応じて接地電位を出力する電圧変換
回路である。

【００４２】また、図３（ｂ）は、最低電源電位Ｖ
（Ｎ）の場合を示しており、１３３（２Ｎ−１）はトラ
ンジスタ１３２（２Ｎ−１）のゲート端子に入力３５
（２Ｎ−１）を供給するインバータ、３７（Ｎ）は電源
電位Ｖ（Ｎ）が選択出力される場合に「Ｈ」レベルとな
り、他の電源電位が選択出力される場合に「Ｌ」レベル
となる制御信号であり、特に、インバータ１３３（２
Ｎ）は、出力３６の電位とトランジスタ１３２（２Ｎ−
１）のソース電位よりしきい値電圧分以上低い電位、例
えば接地電位とを動作電源として、制御信号３７（Ｎ）
の「Ｌ」レベルに応じて出力３６の電位を出力し、
「Ｈ」レベルに応じて接地電位を出力する電圧変換回路
である。

【００４３】このように、図１の各電源電圧Ｖ（Ｉ）と
出力３６との間にそれぞれ接続されている１対のトラン
ジスタに対応して、図３に示すような、インバータ１３
３（２Ｉ−１）および１３３（２Ｉ）を設けて、選択出
力すべき電源電位に対応する制御信号３７（Ｉ）を
「Ｈ」レベルとし、他を「Ｌ」レベルとすることによ
り、ゲート端子へ供給すべき電位がそれぞれ異なる各ト
ランジスタに対して、それぞれ個別の電位を供給するこ
とができる。なお、前述の１３３（２Ｉ−１），１３３
（２Ｉ）は、インバータ（ＮＯＴ）に限定されるもので
はなく、例えばバッファ，ＮＡＮＤ，ＮＯＲなどの他の
論理ゲートでもよい。

【００４４】図４は、本発明の他の実施例として、２つ
の電源電圧を切り換え供給する電源切り換え回路であ
り、従来例（図７参照）として前述した一般的なＮＯＲ
型フラッシュメモリのＸデコーダ回路１０３への電源を
供給する電源切り換え回路に適用する場合を示してい
る。図４（ａ）において、２１は書き込み用電源電位Ｖ
PPが供給される電源供給線、２２は読み出し用電源電位
ＶCCが供給される電源供給線であり、この場合、電源供
給線２１（電源電位ＶPP）には電源供給線２２（電源電
位ＶCC）より高い電位が供給されるものとなっている。

【００４５】１３４，１３５は電源供給線２１と出力４
５との間に直列接続されているＰチャネルエンハンスメ
ント型トランジスタ、１３６は電源供給線２２と出力４
５との間に直列接続されているＰチャネルエンハンスメ
ント型トランジスタであり、トランジスタ１３４のドレ
イン端子とトランジスタ１３５のソース端子とが接続さ
れているとともに、トランジスタ１３４のソース端子お
よび基板電位が電源供給線２１に、またトランジスタ１
３５のドレイン端子および基板電位が出力４５に接続さ
れており、さらにトランジスタ１３６のソース端子が電
源供給線２２に、またドレイン端子が出力４５にそれぞ
れ接続されている。

【００４６】図７において、書き込み時には、書き込み
対象となるメモリセル１００ａの選択ワード線１１ａに
対して、高い電位ＶPP（１２Ｖ）を供給する必要がある
ため、入力４０および４１に接地電位を供給してトラン
ジスタ１３４および１３５を導通させるとともに、入力
４２に出力４５の電位を供給してトランジスタ１３６を
非導通とすることにより、電源電位ＶPPが出力４５から
Ｘデコーダ回路１０３に供給される。また読み出し時に
は、書き込み対象となるメモリセル１００ａの選択ワー
ド線１１ａに対して、通常の電位ＶCC（５Ｖ）を供給す
る必要があるため、入力４０に電源電位ＶPPを供給する
とともに、入力４１に出力４５の電位を供給して、トラ
ンジスタ１３４，１３５を遮断状態とし、また入力４２
に接地電位を供給してトランジスタ１３６を導通状態と
することにより、電源電位ＶCCが出力４５からＸデコー
ダ回路１０３に供給される。

【００４７】また、図４（ａ）では、電源供給線２２
（電源電位ＶCC）と出力４５との間に、トランジスタ１
３６のみを設けた場合について説明したが、これは図４
（ｂ）のようにトランジスタ１３６，１３７を直列接続
するようにしてもよい。この場合、書き込み時には、入
力４３に電源電位ＶPPを供給するとともに、入力４２に
出力４５の電位を供給して、トランジスタ１３７，１３
６を遮断状態とし、読み出し時には、入力４２および４
３に接地電位を供給してトランジスタ１３６および１３
７を導通状態とする他は、図４（ａ）と同様である。

【００４８】これにより、電源供給線２２の電源電位Ｖ
CCが常に電源電位供給線２１の電源電位ＶPPより低く設
定される必要がなく、フラッシュメモリのテストモード
の１つとして書き込み用電源電位ＶPPを３Ｖ程度に設定
して動作させた場合でも、Ｘデコーダ回路１０３への電
源として正確に切り換え供給されるものとなり、所定の
ワード線に対して読み出し用電源電位ＶCCより低い電位
３Ｖを供給することが可能となる。

【００４９】

【発明の効果】以上説明したように、本発明は、各電源
電位と出力線との間に直列接続されたＰチャネルエンハ
ンスメント型の第１および第２のトランジスタをそれぞ
れ備えて、出力対象となる電源電位に対応する第１およ
び第２のトランジスタのゲート端子に出力線の電位より
第１および第２のトランジスタのしきい値分以上低い所
定の電位を供給し、他の電源電位に対応する第１のトラ
ンジスタのゲート端子にそれぞれ対応する電源電位を供
給するとともに、他の電源電位に対応する第２のトラン
ジスタのゲート端子に出力線の電位を供給するようにし
たので、比較的少ない回路素子数で、電源電位に依存せ
ず安定して各種電源電圧を出力することがてきるととも
に、電源電位よりも高い電位を必要とせずトランジスタ
耐圧の問題も大幅に緩和される。また各電源電位の電位
として任意に設定することが可能となり、フラッシュメ
モリのテストモードの１つとして書き込み用電源電位Ｖ
PPを通常より低く設定して動作させた場合でも、所定の
内部回路への電源として正確に切り換え供給することが
可能となる。

【００５０】また、各電源電位のうち、常時最も低い電
位が供給されている最低電源電位と出力線との間に、ソ
ース端子が電源電圧に接続されるとともにドレイン端子
および基板電位が出力線に接続されたＰチャネルエンハ
ンスメント型の第３のトランジスタを備え、出力対象と
なる最低電源電位である場合には、第３のトランジスタ
のゲート端子に出力線の電位より第３のトランジスタの
しきい値分以上低い所定の電位を供給し、出力対象とな
る電源電位が最低電源電位以外の電源電位である場合に
は、第３のトランジスタのゲート端子に出力線の電位を
供給するようにしたので、常時最も低い電位が供給され
ている電源電位が存在する場合には、回路構成をより簡
素化することが可能となる。

【００５１】また、各電源電位と出力線とを動作電源と
して第１のトランジスタのゲート端子に対して各電源電
位または出力線の電位を出力する第１の論理ゲートと、
出力線と所定の電位とを動作電源として、第２のトラン
ジスタのゲート端子に対して出力線の電位または所定の
電位を出力する第２の論理ゲートとを設け、あるいは出
力線と所定の電位とを動作電源として、第３のトランジ
スタのゲート端子に対して出力線の電位または所定の電
位を出力する第３の論理ゲートとを設けたので、比較的
簡単な回路構成で、ゲート端子へ供給すべき電位がそれ
ぞれ異なる各トランジスタに対して、それぞれ個別の電
位を供給することが可能となる。

【図面の簡単な説明】

【図１】 本発明の一実施例による電源切り換え回路を
示す回路図である。

【図２】 図１の電源切り換え回路の入力−出力の組合
せを示す説明図である。

【図３】 各トランジスタに電位を供給するための制御
回路を示す回路図である。

【図４】 本発明の他の実施例による電源切り換え回路
を示す回路図である。

【図５】 一般的なＮＯＲ型フラッシュメモリのメモリ
セルを示す回路図である。

【図６】 図５のメモリセルの断面図である。

【図７】 図５のメモリセルを用いたメモリセルアレイ
部の構成を示すブロック図である。

【図８】 従来の電源切り換え回路を示す回路図であ
る。

【図９】 図８の各部における信号を示す信号波形図で
ある。

【図１０】 図８の昇圧電位発生部を示すブロック図で
ある。

【図１１】 従来の他の電源切り換え回路を示す回路図
である。

【図１２】 図１１のブートストラップ回路を示すブロ
ック図である。

【図１３】 図１１の各部における信号を示す信号波形
図である。

【符号の説明】

３４（１）〜３４（Ｎ）…電源供給線、３５（１）〜３
５（２Ｎ−１）…入力、３６…出力、１３２（１），１
３２（３）〜１３２（２Ｎ−３）…Ｐチャネルエンハン
スメント型トランジスタ（第１のトランジスタ）、１３
２（２），１３２（４）〜１３２（２Ｎ−２）…Ｐチャ
ネルエンハンスメント型トランジスタ（第２のトランジ
スタ）、１３２（２Ｎ−１）…Ｐチャネルエンハンスメ
ント型トランジスタ（第３のトランジスタ）、３７
（Ｉ），３７（Ｎ）…制御信号、１３３（２Ｉ−１）…
インバータ（第１の論理ゲート）、１３３（２Ｉ）…イ
ンバータ（第２の論理ゲート）、１３３（２Ｎ−１）…
インバータ（第３の論理ゲート）。

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【手続補正書】

【提出日】平成７年１２月１５日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１８

【補正方法】変更

【補正内容】

【００１８】このとき、トランジスタ１２５，１２６が
導通するので、内部接続点３２の電位は、この２つのト
ランジスタの抵抗分割電位（＝４Ｖ）となる。また、ト
ランジスタ１２７は導通、トランジスタ１３０は非導通
なので、トランジスタ１２７のしきい値電圧をＶＴＮ４
とすると内部接続点３３の電位は、ＶＰＰ−ＶＴＮ４＝
９Ｖとなる。さらに、トランジスタ１３１が導通するの
で、トランジスタ１３１のしきい値電圧をＶＴＮ５とす
るとブートストラップ回路の出力２５の電位は、ＶＰＰ
−ＶＴＮ５＝９Ｖとなる。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体装置内に配設され、装置内の所定
   の回路に対し出力線を介してＮ個（Ｎは２以上の整数）
   の電源電位のいずれかを切り換え出力する半導体装置の
   電源切り換え回路において、 各電源電位と出力線との間に直列接続されたＰチャネル
   エンハンスメント型の第１および第２のトランジスタを
   それぞれ備え、 前記第１のトランジスタは、ソース端子および基板電位
   が対応する電源電位に接続され、 前記第２のトランジスタは、ドレイン端子および基板電
   位が出力線に接続されるとともに、ソース端子が前記第
   １のトランジスタのドレイン端子に接続され、 出力対象となる電源電位に対応する第１および第２のト
   ランジスタのゲート端子に前記出力線の電位より前記第
   １および第２のトランジスタのしきい値分以上低い所定
   の電位を供給し、他の電源電位に対応する第１のトラン
   ジスタのゲート端子にそれぞれ対応する電源電位を供給
   するとともに、他の電源電位に対応する第２のトランジ
   スタのゲート端子に前記出力線の電位を供給するように
   したことを特徴とする半導体装置の電源切り換え回路。
2. 【請求項２】 請求項１記載の半導体装置の電源切り換
   え回路において、 前記各電源電位のうち、常時最も低い電位が供給されて
   いる最低電源電位と前記出力線との間に、ソース端子が
   前記電源電圧に接続されるとともにドレイン端子および
   基板電位が前記出力線に接続されたＰチャネルエンハン
   スメント型の第３のトランジスタを備え、 出力対象が前記最低電源電位である場合には、前記第３
   のトランジスタのゲート端子に前記出力線の電位より前
   記第３のトランジスタのしきい値分以上低い所定の電位
   を供給し、他の電源電位に対応する第１のトランジスタ
   のゲート端子にそれぞれ対応する電源電位を供給すると
   ともに、他の電源電位に対応する第２のトランジスタの
   ゲート端子に前記出力線の電位を供給し、 出力対象となる電源電位が前記最低電源電位以外の電源
   電位である場合には、前記第３のトランジスタのゲート
   端子に前記出力線の電位を供給し、出力対象となる電源
   電位に対応する第１および第２のトランジスタのゲート
   端子に前記出力線の電位より前記第１および第２のトラ
   ンジスタのしきい値分以上低い所定の電位を供給し、他
   の電源電位に対応する第１のトランジスタのゲート端子
   にそれぞれ対応する電源電位を供給するとともに、他の
   電源電位に対応する第２のトランジスタのゲート端子に
   前記出力線の電位を供給するようにしたことを特徴とす
   る半導体装置の電源切り換え回路。
3. 【請求項３】 請求項１または２記載の半導体装置の電
   源切り換え回路において、 前記所定の電位は、接地電位であることを特徴とする半
   導体装置の電源切り換え回路。
4. 【請求項４】 請求項１または２記載の半導体装置の電
   源切り換え回路において、 前記Ｎが２であることを特徴とする半導体装置の電源切
   り換え回路。
5. 【請求項５】 請求項１記載の半導体装置の電源切り換
   え回路において、 前記各電源電位と前記出力線とを動作電源として、前記
   第１のトランジスタのゲート端子に対して前記各電源電
   位または前記出力線の電位を出力する第１の論理ゲート
   と、 前記出力線と前記所定の電位とを動作電源として、前記
   第２のトランジスタのゲート端子に対して前記出力線の
   電位または前記所定の電位を出力する第２の論理ゲート
   とを備えることを特徴とする半導体装置の電源切り換え
   回路。
6. 【請求項６】 請求項２記載の半導体装置の電源切り換
   え回路において、 前記出力線と前記所定の電位とを動作電源として、前記
   第３のトランジスタのゲート端子に対して前記出力線の
   電位または前記所定の電位を出力する第３の論理ゲート
   とを備えることを特徴とする半導体装置の電源切り換え
   回路。