KR930001656B1 - 집적 메모리 회로 - Google Patents

Abstract

내용 없음.

Description

집적 메모리 회로

제1도 내지 제4도는 본 발명의 집적회로중 연관된 전압-시간회로 다이어그램.

제5도는 회로도.

제6도는 본 발명을 구체화시키는데 연관된 전압-시간 다이어그램.

제7도는 프로그래밍 전압의 유무를 검출하는 회로.

* 도면의 주요부분에 대한 부호의 설명

10 : 입. 출력부 25 : NAND게이트

26 : 인버터 32 : 전압 발생기

본 발명은 최소한 하나의 소거 가능한 프로그래머블 메모리셀의 메모리 매트릭스를 가지며, 반도체 본체상에 집적된 논리 메모리 회로에 관한 것으로, 상기 메모리는 절연 게이트 필드형(MOST)트랜지스터로 구성된 제어 유닛에 의해 제어된다.

EEPROM과 EPROM의 프로그래머블 비휘발성 메모리는 최근에 상당히 관심을 끌고 있다. 왜냐햐면, 상기 메모리는 컴퓨터나 마이크로프로세서에서 간단한 방법으로 메모리 유닛을 프로그래밍, 소거 및 재프로그래밍할 수 있는 장점을 갖고 있기 때문에, 새 프로그램을 수록할 수 있는 융통성이 상당히 증가하였다. 상기 EPROM 또는 EEPROM은 대체로 컴퓨터나 마이크로프로세서의 부품을 형성하는 또다른 산술 및 제어 유닛과 함께 반도체 본체상에 집적된다.

EPROM 또는 EEPROM의 프로그래밍은 반도체 본체상에서 나머지 반도체 소자가 작동되는 전압보다 상당히 높은 동작전압을 일반적으로 필요로 한다. 즉, EPROM 또는 EEPROM으로 구성되는 반도체 존(zone)의 역방향으로 작동되는 반도체 접합의 항복전압(접합 항복) 바로 이하의 전압을 필요로 한다.

상기 나머지 반도체 소자를 채용하기 위하여 특히 정확한 프로그래밍 전압이 공급되어야 하는 메모리 셀을 선택하데 필요한 것들을 메모리의 프로그래밍 전압에 맞도록 하기위해, 비교적 큰 채널길이를 갖는 전계효과 트랜지스터로 구성될 수 있다. 실제로 채널길이가 크면 클수록, 소스/드레인 항복전압은 더 높게 된다. 10㎛의 채널 길이를 가진 전계효과 트랜지스터는 예를들어 20볼트의 드레인 전극과 소스 전극 사이에서 견딜 수 있으며, 반면 2.5㎛의 채널 길이로는 상기 전압이 약 10v 이하로 떨어진다. 그러나 큰 채널 길이를 가진 전계 효과 트랜지스터의 사용은 스위칭 속도에 영향을 끼쳐 바람직하지 못하다.

본 발명의 목적은 서두에 언급된 종류의 집적 메모리 회로를 제공하여, 메모리 매트릭스를 프로그래밍 하기위해 높은 프로그래밍 전압을 필요로 함에도 불구하고 비교적 작은 채널길이를 가진(프로그래밍 전압에 대해 항복 전압의 관점에서 볼때) 트랜지스터가 판독속도에 악영향을 미치지 않도록 사용된다.

본 발명에 따르면, 서두에 기술된 종류의 집적 메모리 회로는 제어유닛이 프로그래밍 수단을 구비하여, 상기 메모리 매트릭스에 프로그래밍 전압을 공급하며, 상기 프로그래밍 전압은 전류 도정상태에서 다수의 전계효과 트랜지스터의 소스와 드레인 전극 사이의 전기적 항복전압 보다 높으나, 전류 비도전 상태에서 항복전압 보다 낮으며, 또한 제어 유닛은 제어 유닛에 있는 전계효과 트랜지스터를 전류 비도전상태로 유지하며 반면 논리 정보를 보유하는 스위칭 수단을 구비하는 것을 특징으로 한다.

본 발명에 있어서, 전계효과 트랜지스터가 전류 도전상태 보다 전류 비도전상태에 있을때, 전계효과 트랜지스터의 소스/드레인 항복 전압이 상당히 높다는 사실이 이용되었다.

상기 수단의 조합으로, 한편으로는 높은 판독속도가 가능하며, 다른 한편으로는 논리 정보, 특히 전계효과 트랜지스터를 위한 선택과 데이타 정보는 상기 트랜지스터가 전류 도전상태가 아니더라도 유지된다. 메모리의 높은 프로그래밍 전압에 영향을 받기 쉬운 상기 트랜지스터는 프로그래밍 싸이클중에는 비도전 상태로 되어야 하며, 논리정보가 바꾸어져서는 안된다. 이러한 사실을 적당한 기록/소거논리와 프로그래밍 싸이클 동안 논리 정보를 유지하는 버퍼를 필요로 한다. 프로그래밍 전압이 인가되었을때, 상기 정보는 상기 비교적 높은 프로그래밍 전압이 있는 한 유지되어야 한다(예를들어 플립-플롭회로에서). 상기 조건은 어떤 간섭신호(어드레스 데이타 및 제어신호)가 바뀌었을때도 유지되어야 한다.

전술된 본 발명은 프로그래머블 형태의 메모리 트랜지스터에 사용될 수 있기 때문에, 비휘발성 판독/기록메모리(비휘발성 RAM)에서도 사용 가능하다는 것을 알 수 있다.

본 발명은 동작이 빠른 회로로 사용될 수 있을 뿐 아니라, 프로그래밍 싸이클중 외부버스(데이타 또는 어드레스 버스)는 다른 회로와 동작 하도록 자유 상태에 있거나 또는 다음 싸이클을 위해 정보를 마련하도록 자유 상태에 있다.

본 발명은 첨부된 도면을 참조로 예를들어 상세히 설명하기로 한다.

제1도 내지 제4도는 1983년 12월 9일 출원된 종래에 공지되지 않은 네델란드왕국 특허출원 제83,04256호의 제5도 내지 제8도에 대응한다. 본 발명을 보다 명확히 이해 하기위해, EEPROM메모리를 가진 논리회로에 대해 생각해 보기로 한다.

제1도는 입출력 전자부품과 함께 EEPROM형태의 메모리 부분의 회로도를 도시한다. 메모리 셀은 예를 들어 M₁₁, …, M₁₈, …, M_N1, …M_N과 M₁₉… 및, M_N9…로 표시되는 8비트의 워드(바이트)로 그룹이 지워져 있다.

각 메모리 셀은 메모리 트랜지스터(T₁)를 구비하며, 상기 트랜지스터의 플로우팅 게이트 전극(floating gate electrode)이 화살표와 같이 제공되어 플로우팅 게이트가 얇은 산화물 터널을 통해 상기 트랜지스터의 드레인 존에 결합된다. 메모리 트랜지스터의 드레인 지역은 선택 트랜지스터(T₂)에 연결되며, 상기 선택 트랜지스터의 게이트는 인버터(23)에 의해 구동되는 워드 라인(14, 1), …, (14, N)에 연결되며 출력은 고전압에 이동될 수 있다. 상기 인버터의 구조는 다음에서 기술하기로 한다. 트랜지스터(T₁)의 소스지역은 트랜지스터(T₃)를 통해 접지에 공통 접속된다. 상기 트랜지스터를 사용하여, 플로우팅 전위가 메모리 트랜지스터의 소스 지역에 제공될 수 있다.

(수직) 비트라인(12, 1, …, 12, 8 및 12, 9…)는 전계효과 트랜지스터(T₄, …, T₅, T₆)를 통해 판독라인(S₀, …, S₇)에 연결된다. 트랜지스터(T₄, T₅, T₆…)의 게이트 전극은 각각 y선택라인(y₁, y₂)에 연결되며, 인버터(24, 1 및 24, 2)에 의해 각각 구동된다.

게이트 전극(20, 1 … 20, N)은 1바이트의 셀에 공통이며, 트랜지스터(T₇)를 통해 라인(P/E)에 연결되며, 워드라인(14 및 T₈)에 의해 구동되고(y₁, y₂)에 의해 구동된다.

판독라인(S₀… S₇)은 입출력 블럭(10)에 연결되어 있으며, 회로의 간략화를 위해 라인(S₀)에 연결된 한개의 블럭만이 나타나 있다. 블럭(10)은 입력으로 NAND게이트(25)를 구비하며, 상기 게이트의 입력이 기록 신호(W)와 기록될 데이타(D)를 공급한다. 게이트(25)의 출력은 인버터(26)에 연결되어 있으며, 상기 인버터 수단에 의해 고전압(HV)이 라인(S₀)에 공급될 수 있고, 제어신호가 블럭(27)에 공급될 수 있으며, 상기 인버터는 로우 판독전압(Vc)을 라인(S₀)에 공급한다. 라인(S₀)은 또한 전류 검출회로(28)의 입력에 연결되어 기억된 정보를 판독한다. 판독 전압 발생기(27)와 전류 검출 증폭기(28)는 필요하다면 결합되어 공통회로를 만들 수 있다.

라인(P/E)은 블럭(29)에 연결되어 있으며, 상기 블럭은 제1인버터를 구비하며, 소거 신호(E)가 상기 인버터의 입력에 공급될 수 있다. 인버터(30)의 출력은 고전압(HV)이 라인(P/E)에 공급될 수 있는 수단에 의해 제2인버터(31)의 입력에 연결된다. 뿐만 아니라 인버터(31)는 인버터(30)에 공급된 출력신호에 따라 판독전압(Vc)이 라인(P/E)에 공급될 수 있는 수단에 의해 전압 발생기(32)에 연결된다.

전술한 종류의 메모리는 일반적으로 충전 펌프(charge pump) 또는 전압 멀티플라이어가 구비되어 프로그래밍 또는 소거에 필요한 고전압(20V 정도의)을 발생한다. 상기와 같은 것은 사용자를 위해 유리하며 통상적인 C-MOS논리를 동작하기 위해서는 5V의 통상 공급 전압으로도 충분하다. 그래서 인버터(23, 24, 31)를 위해, 통상 논리 전압(C-MOS에 대해 0과 5볼트)부터 상당히 높은 프로그래밍 전압을 통과시킬 수 있는 특별한 버퍼를 필요로 한다. 상기 버퍼는 충전 펌프로 직류 전류를 끌어내서는 안된다.

제2도는 직류 전류의 흐름이 없이 저 전압에서 고전압으로 통과하도록 사용될 수 있는 고전압 버퍼의 회로 다이어그램을 도시한다. C-MOS기술에 따라 구성된 버퍼는 인버터(35)에 연결되어 낮은 공급 전압에서도 작동한다.

인버터(35)는 종래의 C-MOS인버터로 소스가 공급라인(Vcc)에 연결된 P채널 트랜지스터와 소스가 접지된 N채널 트랜지스터를 구비한다. 인버터(35)의 출력은 소스가 접지된 n채널 트랜지스터(T₃₆)와 소스가 지점(B)에 연결된 P채널 트랜지스터(T₃₇)를 구비하는 인버터의 입력(지점 A)에 연결되어 있다. 지점(B)에 공급되는 전압은 V_cc와 V_H사이에는 변한다(제3도). 출력신호는 출력(38)에서 발생될 수 있다. P채널 트랜지스터(T₃₉)를 통해서, 출력은 접합부(A)로 귀환되어 작동중 인버터(36, 37)를 통해 직류 전류가 흐르는 것을 방지한다. 또한 전류가 인버터(35)를 통해 지점(A)(트랜지스터(T₃₉)를 통하고 전압(V_H)으로 가는)으로부터 이탈하여 흐르는 것을 방지하기 위해, 지점(A)과 인버터(35)의 출력(C) 사이에는 게이트 전극(41)이 V_cc에 연결된 N채널 트랜지스터(T₄₀)가 연결되어 있다.

제2도에 도시된 버퍼의 작동을 설명하기 위해 제3도는 회로의 여러지점에 인가될 수 있는 전압의 시간 다이어그램을 도시한다. 곡선(a)는 B지점에서 전압을 나타내며, 곡선(C)는 인버터(35)의 출력(C)에서 출력 전압을 나타내며, 곡선(6)은 출력(38)에서 출력전압을 나타낸다. 제3도의 상황에서 인버터(35)는 전압 V_cc(논리 "1")을 발생하며, 낮은 공급 전압(Vcc)는 지점(B)에 인가된다. 트랜지스터(T₄₀)가 도전되어 있기 때문에 전압(Vcc)에 있게 된다(지점 (38)은 0볼트). t₀에서 인버터(35)의 출력신호는 접지상태로 감소한다.

트랜지스터(T₄₀)가 도전상태로 되기 때문에, 지점(A)은 또한 접지에 연결되며(트랜지스터(T₃₉)가 적게 도전되어 있다고 가정하면, 따라서 저항은 상당히 높다고 생각할 수 있다), 그 결과 트랜지스터(T₃₉)는 오프되며 P채널 트랜지스터(T₃₇)는 도전상태로 된다. 출력(38)에서 전압은 Vcc로 증가하며, 그 결과 트랜지스터(T₃₉)는 오프된다. t₁에서 지점(B)의 전압은 Vcc에서 V_H로 증가한다(예 20v). 트랜지스터(T₃₇)의 도전을 통해, 출력(38)은 V_H로 충전된다. 만약 계속하여(t₂에서) V_H가 다시 Vcc로 감소한다면, 출력전압도 역시 Vcc로 감소한다. t₃에서 인버터(35)의 입력신호는 0볼트로 감소하며, 그 결과 인버터(35)의 출력(C)에서 전압은 Vcc로 증가한다.

지점(A)에서 전위는 Vcc 내지 V_TH로 증가하며, V_TH는 트랜지스터(40)의 임계전압을 나타낸다. 그 다음 트랜지스터(T₃₇)는 완전 오프 상태로 되거나 또는 거의 오프 상태로 되며, 트랜지스터(T₃₆)는 도전상태로 되기 때문에 출력(38)에서의 전위는 감소하고, 그 결과 P채널 트랜지스터는 도전상태로 되어, 지점(A)에서 Vcc로 충전시키고, 반면 트랜지스터(T₄₀, T₄₇)는 완전히 오프상태로 된다. 만약 지점(B)에서 전압이 충전펌프에 의해 V_H로 되어야 한다면, 지점(A)은 또한 트랜지스터(T₃₉)를 통해 V_H값으로 충전된다. 트랜지스터(T₃₇)의 소스와 게이트 사이의 전압차는 상기 트랜지스터의 임계전압 이하로 유지되기 때문에 상기 트랜지스터는 도전상태로 되지 않는다. 동시에, 트랜지스터(T₄₀)의 Vgs는 또한 임계전압 이하로 유지되어 트랜지스터(T₃₉)나 트랜지스터(T₄₀)를 통해 지점(B)에서 인버터(35)로 전류가 흐를 수 없게한다. 이와 같이, 트랜지스터(T₃₉)를 통한 귀환은 전류 전류가 버퍼를 통해 흐르는 것을 방지한다.

인버터(23, 24)는 제2도에 도시된 버퍼로 구성될 수 있으며, 상기의 경우 인버터(35)는 NAND, NOR 또는 주변회로의 다른 논리 C-MOS블럭으로 대치될 수 있다.

제4도는 인버터(26)와 판독 전압원(27)의 회로 다이어그램으로 본 실시예에서는 블럭(50) 형태의 유닛으로 구성하기 위해 검출회로(28)와 결합되어 있다. 제4도에서 점선으로 둘러싸인 블럭(50)의 부분은 1980년 6월 3일자 출간된 "고체회로의 IEEE저널"제SC-15권의 311 내지 315페이지에 "비 기벨"이, 쓴 "시모스 기억셀(simos storage cell)을 사용한 8k EEPROM"이란 논문에서 제6도와 연관하여 기술된 판독 증폭기 형태로 동일한 것이다. 증폭기는 소스존이 접지되어 있고, 게이트 전극(G12)이 라인(S₀, …, S₇)중의 하나에 연결된 N채널 입력 트랜지스터(T₁₂)를 구비한다.

트랜지스터(T₁₂)의 드레인은 부하 트랜지스터(T₁₃)를 통해 공급라인(Vcc)에 연결되어 있다. 이러한 경우, 트랜지스터(T₁₃)는 P채널 트랜지스터이며, 그러나 트랜지스터(T₁₃)는 상기 책자에서와 같은 경우 N채널 트랜지스터 또는 저항일수도 있다. 트랜지스터(T₁₃)의 게이트 전극은 고정 전압에 연결되어 있으며, 증폭기(인버터(T₁₂, T₁₃))의 출력(D)은 직렬 연결된 N채널 트랜지스터(T₁₄, T₁₅)의 게이트 전극에 연결된다. 트랜지스터(T₁₄)의 소스는 트랜지스터(T₁₂)의 게이트(G₁₂)에 연결되며, 반면 트랜지스터(T₁₄)의 드레인은 트랜지스터(T₁₅)의 소스에 연결되어 있다. 트랜지스터(T₁₄, T₁₅)사이의 지점부(E)는 저항으로 연결된 트랜지스터(T₁₆)의 드레인에 연결되어 있으며, 게이트는 고정전위에 연결되어 있고, 소스는 공급 라인(Vcc)에 연결되어 있다. 상기에서 사용된 P채널 트랜지스터(T₁₆) 대신에, 상기 책자에서와 같이 게이트가 Vcc에 연결된 N채널 트랜지스터를 사용하는 것이 가능하다.

트랜지스터(T₁₂내지 T₁₆)을 구비하는 회로의 작동을 위해, 비 기벨의 논문이 참고로 될 수 있다. 주로 작동은 판독될 셀이 비도전상태에 있을때, 트랜지스터(T₁₆)의 소수와 드레인 사이에서 큰 전압 강하 없이 트랜지스터(16)에 의해 완전히 공급될 수 있는 낮은 전류가 필요하며, 트랜지스터(T₁₄)를 통해 연결 라인(Si)에 전달된다는 사실에 바탕을 두고 있다.

판독될 셀이 도전 상태에 있고 높은 전류가 필요한 경우, 게이트(G₁₂)에서 전압의 연관된 강하는 반전될 것이며, 연결부(D)를 통해 트랜지스터(T₁₅)의 게이트에 전달될 것이다.

그 결과 상기 트랜지스터는 도전상태로 된다. 게이트(G₁₂)와 연결라인(Si)에서 전압이 소정의 전압(Vc)(여러가지 트랜지스터의 크기에 의해 결정된)으로 일정하게 유지하는데 필요한 여분의 전류는 트랜지스터(T₁₅)에 의해 공급될 수 있다.

접합부(E)에서 발생하는 전압 변화는 인버터단(T₁₉, T₂₀)에 의해 검출되며, 상기 인버터단은 소스가 점지(부 공급라인)되어 있는 N채널 트랜지스터(T₁₀)와 소스가 정공급라인(V⁺)에 연결된 P채널 트랜지스터를 구비한다. 트랜지스터(T₁₉, T₂₀)의 드레인 지역은 출력(F)에 연결되어 출력신호가 유도될 수 있다.

제1도의 버퍼(인버퍼(26, 31)는 제4도에서 회로(51)로 나타나 있다. 상기 버퍼는 제2도에 도시된 버퍼의 출력단과 다르며, 상기의 경우, P채널 트랜지스터가 출력과 N채널 트랜지스터(T₂₇) 사이에 삽입되어 있다. 상기 트랜지스터는 트랜지스터(T₂₀)를 통해 5볼트 정도가 공급될때, 라인(Si)에 연결된 버퍼의 출력(H)이 0볼트로 방전되지 않도록 한다. 실제로, 출력(H)은 트랜지스터(T₂₇)의 Vg가 임계 전압보다 작은 정도까지 방전될때, 트랜지스터(T₂₇)는 오프되며, 출력(H)에서 전압은 블럭(50)에 결정된다.

제5도는 기록 및 소거 싸이클을 결정하는 제어 유닛의 부분 회로도를 나타낸다. 그리고 제6도는 주신호의 파형을 나타낸다. 상기 도면에서 SW는 프로그래밍 싸이클(기록 또는 소거)이 시작되었을때, 상기 싸이클이 얼마나 오랫동안 지속(SW="1"은 프로그래밍을 의미한다)될 것인가를 나타낸다. V_H는 고 전압 공급라인이며, L은 메모리의 제어 유닛에 있는 전계효과 트랜지스터를 비 도전 상태로 가져가거나 유지하며, 존재하는 논리정보(L="1"은 정보가 유지되어 있는 것을 의미한다)를 유지하기 위한 제어 신호이다. 블럭(1)은 고전압 발생기(일반적으로 공지된 충전펌프의 형태로)와 신호 SW=0일때 V_H와 Vcc에 연결된 스위치를 구비한다. 상기 발생기와 스위치는 P신호(P="0"은 펌프가 활성 상태에 있고, 스위치가 열려 있는 것을 의미한다)에 의해 제어된다. 블럭(2)=V_H라인에서 전압이 공급전압(Vcc) 보다 높을때, 신호HV="0"을 제공하는 검출기 회로를 나타낸다. 상기 파형(제6도)에서, HV가 로우(0)에 있는 한, 논리 정보는 유지된다는 것을 알 수 있다.

왜냐하면, 고전압이 메모리에 존재하는 한 아무런 스위치 작동도 일어나지 않기 때문이다. 상기 회로도에서 2개의 인버터(Ⅰ)는 필요하다면 몇개의 논리회로 또는 인버터로 대치될 수 있다.

따라서 나머지 회로에서의 지연은 상기 제어부분을 작동을 위해 보상될 수 있고 혹은 다른 신호가 상기 제어 부분의 동작에 관여할 수 있다.

NAND게이트(3)를 통해서 신호(P, HV)에 의해 신호(L)가 발생되고 따라서, 고 전압이 존재할때, 고 전압에 있는 트랜지스터가 스위칭 되는 것을 방지한다. 그러나 이러한 것은 블럭(1, 2) 자체로는 가능하지 않다(제5도). 왜냐하면 고전압의 증가나 감소가 아주 낮은 비율로 발생하여야 하기 때문에, 상기의 경우 고속도의 스위칭이 필요하지 않으며, 트래지스터의 채널길이가 크게 만들어질 수 있기 때문이다.

또한 상기의 경우, 고전압이 여러개의 MOS트랜지스터(MOST)의 종속접속(cascade)배열 상에 분포되기 때문에, 각 트랜지스터는 작은 소스/드레인 전압을 갖는다. 제7도에 주어진 예에서, 검출회로(70)(제5도의 블럭(2))가 도시되어 있다.

그래서, 상기 기술된 것으로부터 프로그래밍 싸이클 동안 프로그래밍 신호(V_H(제4도)가 어떻게 메모리 트랜지스터(T₁)(제1도)에 공급되는 가를 명백히 보여주며, 버퍼(제2도)에 있는 논리정보가, 버퍼에 있는 연관된 트랜지스터가 전류 비도전 상태로 됨에도 불구하고 유지되는 것을 확인할 수 있게 된다. 제어신호(L)는 상기 목적을 위해 어드레스 버퍼회로(100)에 공급되며, 어드레스의 수선에 따라 상기 회로는 어드레스 디코더 회로를 통해 고 전압 버퍼(HV)를 제어한다(제1도 및 제2도). 상기 신호(L)는 어드레스의 내부 변화를 출력단(T₃₆, T₃₇)에 전달하는 것을 방지하기 때문에, 후자는 전류 비 도전상태에 있으며, 상기 상태는 프로그래밍 전압이 존재하는 한 유지된다. 유사하게, 신호(L)는 NAND게이트(25)(제1도)의 데이타 입력(D)에 데이타를 공급하는 데이타 입력 버퍼회로(200)에 공급된다(제1도).

신호(L)가 존재하는 한, 데이타 변화에 대한 것이 NAND게이트(25)에 공급되지 않으며, 그 결과, 인버터(26)의 출력단은 전류 비 도전상태로 되며, 상기 조건에서 유지된다. 상기 제어된 어드레스와 데이타 입력 버퍼회로는 특히 잘 공지되어 있다(어드레스 및 데이타 래치버퍼). 따라서 더 이상 기술한 필요가 없다.

제7도에 도시된 검출회로(70)는 2개의 N-MOS트랜지스터(T₇₁, T₇₂)와 P-MOS트랜지스터(T₇₃)가 구비되어 있으며, 후자의 소스 전극은 고전압 공급트랙(V_H)에 연결되어 있다. 트랜지스터(T₇₃)의 게이트 전극은 트랜지스터(T₇₂)의 게이트 전극에 연결되어 있으며, 공급전압 라인(Vcc)에 연결되어 있다. 트랜지스터(T₇₁)의 게이트 전극은 반전된 수록/삭제 신호 P(=SW)를 수신한다.

신호(P)가 "하이"(1)인 이상, 트랜지스터(T₇₁, T₇₂)는 도전상태로 될 것이며, 트랜지스터(T₇₃)는 오프된다.

왜냐햐면, 라인(V_H)에서 전위는 Vcc(라인(V_H)은 신호(P)에 의해 제어되는 스위치를 통해 연결되고, 층전펌프가 비활성 상태에 있다)와 같고, 게이트 전극에서의 전위와 동일하다.

트랜지스터(T₇₄, T₇₅)로 구성된 Y-MOS인버터의 입력(76)은 "로우"(0) 신호를 수신한다. 따라서 출력신호(HV)는 "하이"(1)로 될 것이다.

신호(P)가 "로우"(0)로 될때, 즉, 충전펌프(블럭(1), 제5도)가 스위치온 될때, 트랜지스터(T₇₁)는 오프된다. 라인(V_H)에서 전위는 증가되며, 따라서 라인(V_H)에서 전위가 Vcc+｜V_TP｜(V_TP는 트랜지스터(T₇₃)의 임계전압)을 초과할때, 트랜지스터(T₇₃)는 도전상태로 된다. 다음 입력(76)에서 발생된 "하이"신호는 인버터(T₇₄, T₇₅)에 의해 반전되며, 후자는 "로우"신호(HV)를 제5도의 NAND게이트에 공급한다. 트랜지스터(T₇₂, T₇₁) 사이의 접합부가 전위 Vcc-｜V_TP｜ 이상으로 충전되는 순간, 트랜지스터(T₇₂)는 더 이상 전류 도전이 되지 않는다(V_TP은 트랜지스터(T₇₂)의 임계 전압), 프로그래밍 싸이클이 종료된 후, 신호(SW)는 "0"으로 되고, 신호(P)는 "1"로 된다. 따라서, 충전 펌프(제5도의 블럭(1))는 작동을 멈출 것이다. 도체(V_H)에서 고전압은, 신호(P)에 의해 제어되고, 상기 도체(V_H)를 전위(Vcc)에 연결하는 트랜지스터 형태인 스위치을 통해 도체(V_H)를 방전시켜서 감소한다(제6도).

신호(P)가 "하이"(1)상태로 되는 순간, 트랜지스터(T₇₁, T₇₂)는 도전 상태로 될 것이다. 왜냐하면, 트랜지스터(T₇₃)는 아직 도전상태에 있기 때문에, 도체(T_H)의 방전이 트랜지스터(T₇₃, T₇₂및 T₇₁)를 통해 발생될 것이다. 트랜지스터(T₇₃)의 폭/길이 비는 직렬로 된 트랜지스터(T₇₁, T₇₂)의 합게인 폭/길이 보다 상당히 큰 것으로 선택된다. 따라서, 지점(76)에서 전위는 V_H에서의 전위보다 반드시 낮아야 하는 것은 아니다. 그래서 지점(76)은 계속하여 "하이"신호를 전달하며, HV는 "로우"상태로 유지된다.

도체(V_H)에서 전압이 Vcc+｜V_TP｜로 감소하는 순간, 지점(76)에서 전위는 감소된다. 왜냐하면, 인버터(T₇₄, T₇₅)가 스위치 전환되고, 신호(H_V)가 다시 "하이"(1) 상태로 되는 정도로 트랜지스터(T₇₃, T₇₁, T_υ1)에 대한 전압분할 때문에 이다. L신호가 다시 "로우"상태로 되고, 메모리에 대해 어드레스 및 데이타 변화(판독 싸이클 동안)를 허용하는 때까지는 아니다. V_H에서 전압은 이미 트랜지스터의 항복전압 이하로 떨어져 있다(도전 조건에서). V_H에서 전압은 더욱 떨어져 Vcc로 되고, 트랜지스터(T₇₃)는, V_H에서 전압이 Vcc+｜V_TP｜ 이하로 떨어지는 순간 차단상태가 된다.

상기 실시예에서, 상보적 트랜지스터를 구비하는 메모리 회로가 기술되어 있지만, 본 발명의 원리는 단 한가지 도전형태의 트랜지스터가 구비된 메모리 회로에서도 적용될 수 있다.

Claims (3)

1. 소거 가능한 프로그래머블 메모리 셀의 메모리 매트릭스를 최소한 한개 이상 가지며 절연 게이트 필드형(MOST)의 트랜지스터로 구성된 프로그래밍 전압을 상기 메모리 매트릭스로 공급하기 위한 프로그래밍 수단을 포함하고 있는 제어 유닛에 의해 제어되며, 반도체 본체상에 집적된 논리 메모리 회로에 있어서, 상기 프로그래밍 전압은 전류 도전상태에 있는 다수의 전계효과 트랜지스터의 소스와 드레인 전극 사이의 전기적 항복 전압보다 높으나, 전류 비 도전상태에 있는 상기 항복 전압보다 낮으며, 제어 유닛은, 또한 상기 메모리 매트릭스에 프로그래밍을 공급하면서, 논리 정보를 보유하는 동안 프로그래밍 전압을 상기 매트릭스에 공급하고, 또는 상기 트랜지스터를 상기 비도전상태로 유지하기 전 제어 유니트내 전계 효과 트랜지스터를 전류 비도전 상태로 가져가는 스위칭 수단을 구비하는 것을 특징으로 하는 집적 메모리 회로.
2. 제1항에 있어서, 상기 제어 유닛은 논리 동작을 수행하는 선택 유닛을 구비하며, 프로그래밍 전압을 공급하도록 메모리의 정확한 셀을 선택하고, 상기 프로그래밍 수단이 선택된 메모리 셀에 프로그래밍 전압을 공급하는 싸이클 동안 상기 스위칭 수단은 상기 선택 유닛의 트랜지스터를 전류 비 도전상태에 유지하고, 상기 선택유닛은 또한 전류 비 도전상태임에도 불구하고 존재하는 논리 정보를 보유하는 수단을 구비하는 것을 특징으로 하는 집적 메모리 회로.
3. 제1항 또는 제2항에 있어서, 메모리 회로는 상보성 절연 게이트 전계효과 트랜지스터를 구비하는 것을 특징으로 하는 집적 메모리 회로.

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