JPS6240698A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS6240698A
JPS6240698A JP60179442A JP17944285A JPS6240698A JP S6240698 A JPS6240698 A JP S6240698A JP 60179442 A JP60179442 A JP 60179442A JP 17944285 A JP17944285 A JP 17944285A JP S6240698 A JPS6240698 A JP S6240698A
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JP
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decoder
transfer gate
sense amplifier
write circuit
column
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吉田　正信
Mitsuo Higuchi
樋口　光雄
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Fujitsu Ltd
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Fujitsu Ltd
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    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、書込み及び消去可能な読み出し専用メモリを
備えた半導体記憶装置に於いて、センス増幅器とメモリ
・セル・アレイとの間にセンス増幅器用のカラム・トラ
ンスファ・ゲート・トランジスタを介在させ、且つ、書
込回路とメモリ・セル・アレイとの間に書込回路用のカ
ラム・トランスファ・ゲート・トランジスタを介在させ
ることに依り、センス増幅器用のカラム・トランスファ
・ゲート・トランジスタが小型のもので済むようにし、
その結果、センス増幅器の負荷容量を低減すると共に読
み出し時のカラム・デコーダの負荷容量も低減して半導
体記憶装置の高速動作が可能であるようにしたものであ
る。
〔産業上の利用分野〕
本発明は、ＥＰＲＯＭ　（ｅｒａｓａｂｌｅ　　ｐｒｏ
ｇｒａｍｍａｂｌｅ　　ｒｅａｄ　　ｏｎｌｙｍｅｍｏ
ｒｙ）を有する半導体記憶装置の改良に関する。
〔従来の技術〕
第２図はこの種の半導体記憶装置に於ける従来例の要部
回路説明図を表している。
図に於いて、ｌはカラム・デコーダ、２はロウ・デコー
ダ、３はセンス増幅器、４は書込回路、Ｔ、、Ｔ、　　
・・・・Ｔｎはカラム・トランスファ・ゲート・トラン
ジスタ、ＱＭはトランジスタからなるメモリ・セル、Ｙ
ｏ乃至Ｙ、、はカラム・デコーグｌから延び出ているＹ
方向選択線、Ｘ、乃至Ｘ７はロウ・デコーダ２から延び
出ているＸ方向選択線をそれぞれ表している。
この半導体記憶装置では、カラム・デコーダ１でＹ方向
選択線Ｙ０乃至Ｙ。のうちの何れかを活性化し、且つ、
ロウ・デコーダ２でＸ方向選択線Ｘ０乃至Ｘ＃１のうち
の何れかを活性化することに依り、その交点のメモリ・
セルＱＭを選択してセンス増幅器３に接続したり、或い
は、書込回路４に接続し、読み出し或いは書き込みを行
うようにしている。
〔発明が解決しようとする問題点〕
一般に、ＥＰＲＯＭに於いては、その書き込み電流が非
常に大きい為、カラム・トランスファ・ゲート・トラン
ジスタＴ０乃至Ｔアとしては、かなり大型のものを必要
とする。
トランジスタが大型であることは、即、寄生容量が大で
あることに結び付き、センス増幅器３から見た負荷容量
が大きくなって読み出し動作が遅くなり、また、カラム
・デコーダ１にとっても負荷容量が大きいのでライズ・
タイム及びフォール・タイム共に長くなって高速動作を
阻害する。
本発明は、極めて簡単な構成改変に依り、センス増幅器
の負荷容量を大幅に低減し、半導体記憶装置の高速化を
図るものである。
〔問題点を解決するための手段〕
本発明一実施例を解説する為の第１図を借りて説明する
。
本発明の半導体記憶装置では、センス増幅器３とメモリ
・セルＱＭのアレイとの間にセンス増幅器用のカラム・
トランスファ・ゲート・トランジスタＴ、。乃至Ｔ３ｎ
を介在させ、且つ、書込回路４とメモリ・セルＱＭのア
レイとの間に書込回路用のカラム・トランスファ・ゲー
ト・トランジスタＴＷＯ乃至Ｔ１を介在させる構成を採
っている。
〔作用〕
前記手段に依ると、センス増幅器３用のカラム・トラン
スファ・ゲート・トランジスタＴ、。乃至Ｔｓｎの大き
さは書込回路４用のカラム・トランスファ・ゲート・ト
ランジスタＴ８゜乃至Ｔ。７のそれに比較して１／ｌ　
Ｏ程度、容量にして１／８程度になり、その結果、カラ
ム・トランスファ・ゲート・トランジスタをセンス増幅
器３用と書込回路４用とに共用した場合と比較して読み
出し動作は約３０［ｎｍ）も速くなる。
〔実施例〕
第１図は本発明一実施例の要部回路説明図を表し、第２
図に於いて用いた記号と同記号は同部分を表すか或いは
同じ意味を持つものとする。
図に於いて、Ｔ、。乃至Ｔ５．．はセンス増幅器用カラ
ム・トランスファ・ゲート・トランジスタ、Ｔ、１゜乃
至Ｔ□は書込回路用カラム・トランスファ・ゲート・ト
ランジスタを示している。
本実施例が第２図に見られる従来例と相違する点は、カ
ラム・トランスファ・ゲート・トランジスタをセンス増
幅器用及び書込回路用として独立させたこと、また、カ
ラム・デコーダはトランジスタＴ、。乃至Ｔ３＋＋駆動
専用デコーダ１−２とトランジスタＴ。。乃至Ｔ　、１
ｎ駆動専用デコーダ１−１とから構成されていることで
あり、そして、デコーダ１−２は読み出し状態を示す信
号Ｒに依り活性化され、デコーダ１−１はその反転信号
で活性化される。不活性の場合には、デコーダの全出力
が“Ｌ”になる。
センス増幅器用のカラム・トランスファ・ゲート・トラ
ンジスタ’Ｔ’ｓｏ乃至Ｔ５．．は小型のもので良い。
従って、センス増幅器３の負荷容量は大幅に低減されて
読み出し動作は高速化され、また、読み出し時に於いて
、カラム・デコーダ１−２から見た負荷容量も小さくな
るからライズ・タイム及びフォール・タイムも短くなり
、高速動作に寄与することができる。
具体的には、センス増幅器用カラム・トランスファ・ゲ
ート・トランジスタＴ、。乃至Ｔ、９の寄生容量は、書
込回路用カラム・トランスファ・ゲート・トランジスタ
Ｔ。。乃至Ｔｗｒ＋の１／８程度になり、それに依って
、読み出しの場合の動作時間は３０（ｎｍ）程度短縮さ
れる。因に、センス増幅器３から流れる電流は約１００
〔μＡ〕程度、また、書込回路４から流れる電流は数（
ｍＡ）程度である。
〔発明の効果〕
本発明に依る半導体記憶装置に於いては、センス増幅器
とメモリ・セル・アレイとの間に介在するカラム・トラ
ンスファ・ゲート・トランジスタと、書込回路とメモリ
・セル・アレイとの間に介在するカラム・トランスファ
・ゲート・トランジスタとをそれぞれ独立して備えた構
成になっている。
この構成に依り、センス増幅器用のカラム・トランスフ
ァ・ゲート・トランジスタと書込回路用のカラム・トラ
ンスファ・ゲート・トランジスタとは別個に設けられて
いるので、センス増幅器用のカラム・トランスファ・ゲ
ート・トランジスタはセンス増幅器からの電流、例えば
、１００〔μＡ〕程度の電流を流すことができれば良い
から、著しく小型のもので間に合い、従って、センス増
幅器の負荷容量は低減され、且つ、読み出し時に於ける
カラム・デコーダの負荷容量も低減されるので、半導体
記憶装置の動作は高速化される。
【図面の簡単な説明】
第１図は本発明一実施例の要部回路説明図、第２図は従
来例の要部回路説明図をそれぞれ表している。 図に於いて、１．１−１．１−２はカラム・デコーダ、
２はロウ・デコーダ、３はセンス増幅器、４は書込回路
、Ｔ、。乃至Ｔ、７はセンス増幅器用カラム・トランス
ファ・ゲート・トランジスタ、Ｔｏｏ乃至Ｔ１は書込回
路用カラム・トランスファ・ゲート・トランジスタ、Ｑ
Ｍはトランジスタからなるメモリ・セル、Ｙｏ乃至Ｙ７
はカラム・デコーダ１から延び出ているＹ方向選択線、
Ｘｏ乃至Ｘｌはロウ・デコーダ２から延び出ているＸ方
向選択線をそれぞれ示している。 特許出願人　　　富士通株式会社 代理人弁理士　　相　谷　昭　司 代理人弁理士　　渡　邊　弘　− 〜

Claims (1)

  1. 【特許請求の範囲】 センス増幅器とメモリ・セル・アレイとの間に介在する
    カラム・トランスファ・ゲート・トランジスタと、 書込回路とメモリ・セル・アレイとの間に介在するカラ
    ム・トランスファ・ゲート・トランジスタと をそれぞれ独立して備えてなることを特徴とする半導体
    記憶装置。
JP60179442A 1985-08-16 1985-08-16 半導体記憶装置 Granted JPS6240698A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP60179442A JPS6240698A (ja) 1985-08-16 1985-08-16 半導体記憶装置
EP86110870A EP0212451A3 (en) 1985-08-16 1986-08-06 A semiconductor memory device having two column transfer gate transistor groups independently provided for a sense amplifier and a programming circuit
KR1019860006516A KR900004327B1 (ko) 1985-08-16 1986-08-07 센스증폭기와 프로그래밍회로 각각에 독립으로 칼럼 트랜지스터 게이트 트랜스터 그룹을 갖게한 반도체 기억장치
US07/353,163 US4901281A (en) 1985-08-16 1989-05-12 Semiconductor memory device having two column transfer gate transistor groups independently provided for a sense amplifier and a programmed circuit

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JPS6240698A true JPS6240698A (ja) 1987-02-21
JPH0323998B2 JPH0323998B2 (ja) 1991-04-02

Family

ID=16065932

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US (1) US4901281A (ja)
EP (1) EP0212451A3 (ja)
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KR (1) KR900004327B1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01235097A (ja) * 1988-03-14 1989-09-20 Toshiba Corp 不揮発性半導体メモリ
JP2004342291A (ja) * 2003-02-21 2004-12-02 Stmicroelectronics Srl 相変化メモリデバイス
US10684709B2 (en) 2015-12-22 2020-06-16 Shenzhen Royole Technologies Co., Ltd. Electronic bags

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6545913B2 (en) 1987-06-29 2003-04-08 Kabushiki Kaisha Toshiba Memory cell of nonvolatile semiconductor memory device
US6034899A (en) * 1987-06-29 2000-03-07 Kabushiki Kaisha Toshiba Memory cell of nonvolatile semiconductor memory device
US5448517A (en) 1987-06-29 1995-09-05 Kabushiki Kaisha Toshiba Electrically programmable nonvolatile semiconductor memory device with NAND cell structure
US5022008A (en) * 1989-12-14 1991-06-04 Texas Instruments Incorporated PROM speed measuring method
FR2665972B1 (fr) * 1990-08-17 1992-10-16 Sgs Thomson Microelectronics Circuit de precharge de lecture pour memoire en circuit integre.
KR970005645B1 (ko) * 1994-10-01 1997-04-18 삼성전자 주식회사 불휘발성 반도체 메모리의 부분 프로그램을 위한 데이터 로딩회로
US5867430A (en) * 1996-12-20 1999-02-02 Advanced Micro Devices Inc Bank architecture for a non-volatile memory enabling simultaneous reading and writing
US5847998A (en) * 1996-12-20 1998-12-08 Advanced Micro Devices, Inc. Non-volatile memory array that enables simultaneous read and write operations
US5841696A (en) * 1997-03-05 1998-11-24 Advanced Micro Devices, Inc. Non-volatile memory enabling simultaneous reading and writing by time multiplexing a decode path
US9431111B2 (en) 2014-07-08 2016-08-30 Ememory Technology Inc. One time programming memory cell, array structure and operating method thereof

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4158720A (en) * 1977-12-28 1979-06-19 The United States Of America As Represented By The United States Department Of Energy Lithium-aluminum-iron electrode composition
JPS5828679B2 (ja) * 1979-04-25 1983-06-17 富士通株式会社 半導体記憶装置の書込み回路
JPS5836504B2 (ja) * 1980-02-22 1983-08-09 富士通株式会社 半導体記憶装置
DE3030867A1 (de) * 1980-08-14 1982-03-11 Siemens AG, 1000 Berlin und 8000 München Schaltungsanordnung fuer einen in zeilen und spalten organisierten festwertspeicher zur vermeidung des absinkens von bitleitunspotenialen
EP0050005B1 (en) * 1980-10-15 1988-05-18 Kabushiki Kaisha Toshiba Semiconductor memory with improved data programming time
JPS6059677B2 (ja) * 1981-08-19 1985-12-26 富士通株式会社 半導体記憶装置
US4432070A (en) * 1981-09-30 1984-02-14 Monolithic Memories, Incorporated High speed PROM device
EP0088815B1 (de) * 1982-03-17 1985-12-18 Deutsche ITT Industries GmbH Elektrisch löschbare Speichermatrix (EEPROM)
US4535259A (en) * 1982-06-18 1985-08-13 Seeq Technology, Inc. Sense amplifier for use with a semiconductor memory array
JPS59120597U (ja) * 1983-01-31 1984-08-14 カ−ル事務器株式会社 パンチ
NL8400326A (nl) * 1984-02-03 1985-09-02 Philips Nv Geintegreerde schakeling met veldeffecttransistoren en een programmeerbaar leesgeheugen.
JPS60182174A (ja) * 1984-02-28 1985-09-17 Nec Corp 不揮発性半導体メモリ
JPH0793009B2 (ja) * 1984-12-13 1995-10-09 株式会社東芝 半導体記憶装置
JPS61160898A (ja) * 1985-01-05 1986-07-21 Fujitsu Ltd 半導体記憶装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01235097A (ja) * 1988-03-14 1989-09-20 Toshiba Corp 不揮発性半導体メモリ
JP2004342291A (ja) * 2003-02-21 2004-12-02 Stmicroelectronics Srl 相変化メモリデバイス
JP4570886B2 (ja) * 2003-02-21 2010-10-27 エスティーマイクロエレクトロニクス エス．アール．エル． 相変化メモリデバイス
US10684709B2 (en) 2015-12-22 2020-06-16 Shenzhen Royole Technologies Co., Ltd. Electronic bags

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Publication number Publication date
EP0212451A3 (en) 1988-09-14
EP0212451A2 (en) 1987-03-04
JPH0323998B2 (ja) 1991-04-02
KR870002589A (ko) 1987-03-31
US4901281A (en) 1990-02-13
KR900004327B1 (ko) 1990-06-22

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