JPH0323998B2 - - Google Patents
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- JPH0323998B2 JPH0323998B2 JP17944285A JP17944285A JPH0323998B2 JP H0323998 B2 JPH0323998 B2 JP H0323998B2 JP 17944285 A JP17944285 A JP 17944285A JP 17944285 A JP17944285 A JP 17944285A JP H0323998 B2 JPH0323998 B2 JP H0323998B2
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- Japan
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- column
- transfer gate
- sense amplifier
- write circuit
- decoder
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- 239000004065 semiconductor Substances 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
Description
【発明の詳細な説明】
〔概要〕
本発明は、書込み及び消去可能な読み出し専用
メモリを備えた半導体記憶装置に於いて、センス
増幅器とメモリ・セル・アレイとの間にセンス増
幅器用のカラム・トランスフア・ゲート・トラン
ジスタを介在させ、且つ、書込回路とメモリ・セ
ル・アレイとの間に書込回路用のカラム・トラン
スフア・ゲート・トランジスタを介在させること
に依り、センス増幅器用のカラム・トランスフ
ア・ゲート・トランジスタが小型のもので済むよ
うにし、その結果、センス増幅器の負荷容量を低
減すると共に読み出し時のカラム・デコーダの負
荷容量も低減して半導体記憶装置の高速動作が可
能であるようにしたものである。
メモリを備えた半導体記憶装置に於いて、センス
増幅器とメモリ・セル・アレイとの間にセンス増
幅器用のカラム・トランスフア・ゲート・トラン
ジスタを介在させ、且つ、書込回路とメモリ・セ
ル・アレイとの間に書込回路用のカラム・トラン
スフア・ゲート・トランジスタを介在させること
に依り、センス増幅器用のカラム・トランスフ
ア・ゲート・トランジスタが小型のもので済むよ
うにし、その結果、センス増幅器の負荷容量を低
減すると共に読み出し時のカラム・デコーダの負
荷容量も低減して半導体記憶装置の高速動作が可
能であるようにしたものである。
本発明は、EPROM（erasable programmable
read only memory）を有する半導体記憶装置の
改良に関する。
read only memory）を有する半導体記憶装置の
改良に関する。
第２図はこの種の半導体記憶装置に於ける従来
例の要部回路説明図を表している。
例の要部回路説明図を表している。
図に於いて、１はカラム・デコーダ、２はロ
ウ・デコーダ、３はセンス増幅器、４は書込回
路、T0，T1…Toはカラム・トランスフア・ゲー
ト・トランジスタ、QMはトランジスタからなる
メモリ・セル、Y0乃至Yoはカラム・デコーダ１
から延びているＹ方向選択線、X0乃至Xnはロ
ウ・デコーダ２から延び出ているＸ方向選択線を
それぞれ表している。
ウ・デコーダ、３はセンス増幅器、４は書込回
路、T0，T1…Toはカラム・トランスフア・ゲー
ト・トランジスタ、QMはトランジスタからなる
メモリ・セル、Y0乃至Yoはカラム・デコーダ１
から延びているＹ方向選択線、X0乃至Xnはロ
ウ・デコーダ２から延び出ているＸ方向選択線を
それぞれ表している。
この半導体記憶装置では、カラム・デコーダ１
でＹ方向選択線Y0乃至Yoのうちの何れかを活性
化し、且つ、ロウ・デコーダ２でＸ方向選択線
X0乃至Xnのうちの何れかを活性化することに依
り、その交点のメモリ・セルQMを選択してセン
ス増幅器３に接続したり、或いは、書込回路４に
接続し、読み出し或いは書き込みを行うようにし
ている。
でＹ方向選択線Y0乃至Yoのうちの何れかを活性
化し、且つ、ロウ・デコーダ２でＸ方向選択線
X0乃至Xnのうちの何れかを活性化することに依
り、その交点のメモリ・セルQMを選択してセン
ス増幅器３に接続したり、或いは、書込回路４に
接続し、読み出し或いは書き込みを行うようにし
ている。
一般に、EPROMに於いては、その書き込み電
流が非常に大きい為、カラム・トランスフア・ゲ
ート・トランジスタT0乃至Toとしては、かなり
大型のものを必要とする。
流が非常に大きい為、カラム・トランスフア・ゲ
ート・トランジスタT0乃至Toとしては、かなり
大型のものを必要とする。
トランジスタが大型であることは、即ち、寄生
容量が大であることに結び付き、センス増幅器３
から見た負荷容量が大きくなつて読み出し動作が
遅くなり、また、カラム・デコーダ１にとつても
負荷容量が大きいのでライズ・タイム及びフオー
ル・タイム共に長くなつて高速動作を阻害する。
容量が大であることに結び付き、センス増幅器３
から見た負荷容量が大きくなつて読み出し動作が
遅くなり、また、カラム・デコーダ１にとつても
負荷容量が大きいのでライズ・タイム及びフオー
ル・タイム共に長くなつて高速動作を阻害する。
本発明は、極めて簡単な構成改変に依り、セン
ス増幅器の負荷容量を大幅に低減し、半導体記憶
装置の高速化を図るものである。
ス増幅器の負荷容量を大幅に低減し、半導体記憶
装置の高速化を図るものである。
本発明一実施例を解説する為の第１図を借りて
説明する。
説明する。
本発明の半導体記憶装置では、センス増幅器３
と書き込み及び消去可能な読み出し専用メモリ・
セルQMのアレイとの間にセンス増幅器用のカラ
ム・トランスフア・ゲート・トランジスタTs0乃
至Tsoを介在させ、且つ、書込回路４と書き込み
及び消去可能な読み出し専用メモリ・セルQMの
アレイとの間に書込回路用のカラム・トランスフ
ア・ゲート・トランジスタTW0乃至TWoを介在さ
せる構成を採つている。
と書き込み及び消去可能な読み出し専用メモリ・
セルQMのアレイとの間にセンス増幅器用のカラ
ム・トランスフア・ゲート・トランジスタTs0乃
至Tsoを介在させ、且つ、書込回路４と書き込み
及び消去可能な読み出し専用メモリ・セルQMの
アレイとの間に書込回路用のカラム・トランスフ
ア・ゲート・トランジスタTW0乃至TWoを介在さ
せる構成を採つている。
前記手段に依ると、センス増幅器３用のカラ
ム・トランスフア・ゲート・トランジスタTs0乃
至Tsoの大きさは書込回路４用のカラム・トラン
スフア・ゲート・トランジスタTW0乃至TWoのそ
れに比較して1/10程度、容量にして1/8程度にな
り、その結果、カラム・トランスフア・ゲート・
トランジスタをセンス増幅器３用と書込回路４用
とに共用した場合と比較して読み出し動作は約30
〔ｎｍ〕も速くなる。
ム・トランスフア・ゲート・トランジスタTs0乃
至Tsoの大きさは書込回路４用のカラム・トラン
スフア・ゲート・トランジスタTW0乃至TWoのそ
れに比較して1/10程度、容量にして1/8程度にな
り、その結果、カラム・トランスフア・ゲート・
トランジスタをセンス増幅器３用と書込回路４用
とに共用した場合と比較して読み出し動作は約30
〔ｎｍ〕も速くなる。
第１図は本発明一実施例の要部回路説明図を表
し、第２図に於いて用いた記号と同記号は同部分
を表すか或いは同じ意味を持つものとする。
し、第２図に於いて用いた記号と同記号は同部分
を表すか或いは同じ意味を持つものとする。
図に於いて、Ts0乃至Tsoはセンス増幅器用カ
ラム・トランスフア・ゲート・トランジスタ、
TW0乃至TWoは書込回路用カラム・トランスフ
ア・ゲート・トランジスタを示している。
ラム・トランスフア・ゲート・トランジスタ、
TW0乃至TWoは書込回路用カラム・トランスフ
ア・ゲート・トランジスタを示している。
本実施例が第２図に見られる従来例と相違する
点は、カラム・トランスフア・ゲート・トランジ
スタをセンス増幅器用及び書込回路用として独立
させたこと、また、カラム・デコーダはトランジ
スタTs0乃至Tso駆動専用デコーダ１−２とトラ
ンジスタTW0乃至TWo駆動専用デコーダ１−１と
から構成されていることであり、そして、デコー
ダ１−２は読み出し状態を示す信号Ｒに依り活性
化され、デコーダ１−１はその反転信号で活性化
される。不活性の場合には、デコーダの全出力が
“Ｌ”になる。
点は、カラム・トランスフア・ゲート・トランジ
スタをセンス増幅器用及び書込回路用として独立
させたこと、また、カラム・デコーダはトランジ
スタTs0乃至Tso駆動専用デコーダ１−２とトラ
ンジスタTW0乃至TWo駆動専用デコーダ１−１と
から構成されていることであり、そして、デコー
ダ１−２は読み出し状態を示す信号Ｒに依り活性
化され、デコーダ１−１はその反転信号で活性化
される。不活性の場合には、デコーダの全出力が
“Ｌ”になる。
センス増幅器用のカラム・トランスフア・ゲー
ト・トランジスタTs0乃至Tsoは小型のもので良
い。従つて、センス増幅器３の負荷容量は大幅に
低減されて読み出し動作は高速化され、また、読
み出し時に於いて、カラム・デコーダ１−２から
見た負荷容量も小さくなからライズ・タイム及び
フオール・タイムも短くなり、高速動作に寄与す
ることができる。
ト・トランジスタTs0乃至Tsoは小型のもので良
い。従つて、センス増幅器３の負荷容量は大幅に
低減されて読み出し動作は高速化され、また、読
み出し時に於いて、カラム・デコーダ１−２から
見た負荷容量も小さくなからライズ・タイム及び
フオール・タイムも短くなり、高速動作に寄与す
ることができる。
具体的には、センス増幅器用カラム・トランス
フア・ゲート・トランジスタTs0乃至Tsoの寄生
容量は、書込回路用カラム・トランスフア・ゲー
ト・トランジスタTW0乃至TWoの1/8程度になり、
それに依つて、読み出しの場合の動作時間は30
〔ｎｍ〕程度短縮される。因に、センス増幅器３
から流れる電流は約100〔μA〕程度、また、書込
回路４から流れる電流は数〔ｍＡ〕程度である。
フア・ゲート・トランジスタTs0乃至Tsoの寄生
容量は、書込回路用カラム・トランスフア・ゲー
ト・トランジスタTW0乃至TWoの1/8程度になり、
それに依つて、読み出しの場合の動作時間は30
〔ｎｍ〕程度短縮される。因に、センス増幅器３
から流れる電流は約100〔μA〕程度、また、書込
回路４から流れる電流は数〔ｍＡ〕程度である。
本発明に依る半導体記憶装置に於いては、セン
ス増幅器と書き込み及び消去可能な読み出し専用
メモリ・セル・アレイとの間に介在するカラム・
トランスフア・ゲート・トランジスタと、書込回
路と書き込み及び消去可能な読み出し専用メモ
リ・セル・アレイとの間に介在するカラム・トラ
ンスフア・ゲート・トランジスタとをそれぞれ独
立して備えた構成になつている。
ス増幅器と書き込み及び消去可能な読み出し専用
メモリ・セル・アレイとの間に介在するカラム・
トランスフア・ゲート・トランジスタと、書込回
路と書き込み及び消去可能な読み出し専用メモ
リ・セル・アレイとの間に介在するカラム・トラ
ンスフア・ゲート・トランジスタとをそれぞれ独
立して備えた構成になつている。
この構成に依り、センス増幅器のカラム・トラ
ンスフア・ゲート・トランジスタと書込回路用の
カラム・トランスフア・ゲート・トランジスタと
は別個に設けられているので、センス増幅器用の
カラム・トランスフア・ゲート・トランジスタは
センス増幅器からの電流、例えば、100〔μA〕程
度の電流を流すことができれば良いから、著しく
小型のもので間に合い、従つて、センス増幅器の
負荷容量は低減され、且つ、読み出し時に於ける
カラム・デコーダの負荷容量も低減されるので、
半導体記憶装置の動作は高速化される。
ンスフア・ゲート・トランジスタと書込回路用の
カラム・トランスフア・ゲート・トランジスタと
は別個に設けられているので、センス増幅器用の
カラム・トランスフア・ゲート・トランジスタは
センス増幅器からの電流、例えば、100〔μA〕程
度の電流を流すことができれば良いから、著しく
小型のもので間に合い、従つて、センス増幅器の
負荷容量は低減され、且つ、読み出し時に於ける
カラム・デコーダの負荷容量も低減されるので、
半導体記憶装置の動作は高速化される。
第１図は本発明一実施例の要部回路説明図、第
２図は従来例の要部回路説明図をそれぞれ表して
いる。 図に於いて、１，１−１，１−２はカラム・デ
コーダ、２はロウ・デコーダ、３はセンス増幅
器、４は書込回路、Ts0乃至Tsoはセンス増幅器
用カラム・トランスフア・ゲート・トランジス
タ、TW0乃至TWoは書込回路用カラム・トランス
フア・ゲート・トランジスタ、QMはトランジス
タからなるメモリ・セル、Y0乃至Yoはカラム・
デコーダ１から延び出ているＹ方向選択線、X0
乃至Xnはロウ・デコーダ２から延び出ているＸ
方向選択線をそれぞれ示している。
２図は従来例の要部回路説明図をそれぞれ表して
いる。 図に於いて、１，１−１，１−２はカラム・デ
コーダ、２はロウ・デコーダ、３はセンス増幅
器、４は書込回路、Ts0乃至Tsoはセンス増幅器
用カラム・トランスフア・ゲート・トランジス
タ、TW0乃至TWoは書込回路用カラム・トランス
フア・ゲート・トランジスタ、QMはトランジス
タからなるメモリ・セル、Y0乃至Yoはカラム・
デコーダ１から延び出ているＹ方向選択線、X0
乃至Xnはロウ・デコーダ２から延び出ているＸ
方向選択線をそれぞれ示している。
Claims (1)
- 【特許請求の範囲】 １ センス増幅器と書き込み及び消去可能な読み
出し専用メモリ・セル・アレイとの間に介在する
カラム・トランスフア・ゲート・トランジスタ
と、 書込回路と書き込み及び消去可能な読み出し専
用メモリ・セル・アレイとの間に介在するカラ
ム・トランスフア・ゲート・トランジスタと をそれぞれ独立して備えてなることを特徴とする
半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60179442A JPS6240698A (ja) | 1985-08-16 | 1985-08-16 | 半導体記憶装置 |
| EP86110870A EP0212451A3 (en) | 1985-08-16 | 1986-08-06 | A semiconductor memory device having two column transfer gate transistor groups independently provided for a sense amplifier and a programming circuit |
| KR1019860006516A KR900004327B1 (ko) | 1985-08-16 | 1986-08-07 | 센스증폭기와 프로그래밍회로 각각에 독립으로 칼럼 트랜지스터 게이트 트랜스터 그룹을 갖게한 반도체 기억장치 |
| US07/353,163 US4901281A (en) | 1985-08-16 | 1989-05-12 | Semiconductor memory device having two column transfer gate transistor groups independently provided for a sense amplifier and a programmed circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60179442A JPS6240698A (ja) | 1985-08-16 | 1985-08-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6240698A JPS6240698A (ja) | 1987-02-21 |
| JPH0323998B2 true JPH0323998B2 (ja) | 1991-04-02 |
Family
ID=16065932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60179442A Granted JPS6240698A (ja) | 1985-08-16 | 1985-08-16 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4901281A (ja) |
| EP (1) | EP0212451A3 (ja) |
| JP (1) | JPS6240698A (ja) |
| KR (1) | KR900004327B1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5448517A (en) * | 1987-06-29 | 1995-09-05 | Kabushiki Kaisha Toshiba | Electrically programmable nonvolatile semiconductor memory device with NAND cell structure |
| US6034899A (en) * | 1987-06-29 | 2000-03-07 | Kabushiki Kaisha Toshiba | Memory cell of nonvolatile semiconductor memory device |
| US6545913B2 (en) | 1987-06-29 | 2003-04-08 | Kabushiki Kaisha Toshiba | Memory cell of nonvolatile semiconductor memory device |
| JPH0793018B2 (ja) * | 1988-03-14 | 1995-10-09 | 株式会社東芝 | 不揮発性半導体メモリ |
| US5022008A (en) * | 1989-12-14 | 1991-06-04 | Texas Instruments Incorporated | PROM speed measuring method |
| FR2665972B1 (fr) * | 1990-08-17 | 1992-10-16 | Sgs Thomson Microelectronics | Circuit de precharge de lecture pour memoire en circuit integre. |
| KR970005645B1 (ko) * | 1994-10-01 | 1997-04-18 | 삼성전자 주식회사 | 불휘발성 반도체 메모리의 부분 프로그램을 위한 데이터 로딩회로 |
| US5867430A (en) * | 1996-12-20 | 1999-02-02 | Advanced Micro Devices Inc | Bank architecture for a non-volatile memory enabling simultaneous reading and writing |
| US5847998A (en) * | 1996-12-20 | 1998-12-08 | Advanced Micro Devices, Inc. | Non-volatile memory array that enables simultaneous read and write operations |
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| DE60323202D1 (de) * | 2003-02-21 | 2008-10-09 | St Microelectronics Srl | Phasenwechselspeicheranordnung |
| US9431111B2 (en) | 2014-07-08 | 2016-08-30 | Ememory Technology Inc. | One time programming memory cell, array structure and operating method thereof |
| US10684709B2 (en) | 2015-12-22 | 2020-06-16 | Shenzhen Royole Technologies Co., Ltd. | Electronic bags |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4158720A (en) * | 1977-12-28 | 1979-06-19 | The United States Of America As Represented By The United States Department Of Energy | Lithium-aluminum-iron electrode composition |
| JPS5828679B2 (ja) * | 1979-04-25 | 1983-06-17 | 富士通株式会社 | 半導体記憶装置の書込み回路 |
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| DE3030867A1 (de) * | 1980-08-14 | 1982-03-11 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung fuer einen in zeilen und spalten organisierten festwertspeicher zur vermeidung des absinkens von bitleitunspotenialen |
| DE3177270D1 (de) * | 1980-10-15 | 1992-02-27 | Toshiba Kawasaki Kk | Halbleiterspeicher mit datenprogrammierzeit. |
| JPS6059677B2 (ja) * | 1981-08-19 | 1985-12-26 | 富士通株式会社 | 半導体記憶装置 |
| US4432070A (en) * | 1981-09-30 | 1984-02-14 | Monolithic Memories, Incorporated | High speed PROM device |
| EP0088815B1 (de) * | 1982-03-17 | 1985-12-18 | Deutsche ITT Industries GmbH | Elektrisch löschbare Speichermatrix (EEPROM) |
| US4535259A (en) * | 1982-06-18 | 1985-08-13 | Seeq Technology, Inc. | Sense amplifier for use with a semiconductor memory array |
| JPS59120597U (ja) * | 1983-01-31 | 1984-08-14 | カ−ル事務器株式会社 | パンチ |
| NL8400326A (nl) * | 1984-02-03 | 1985-09-02 | Philips Nv | Geintegreerde schakeling met veldeffecttransistoren en een programmeerbaar leesgeheugen. |
| JPS60182174A (ja) * | 1984-02-28 | 1985-09-17 | Nec Corp | 不揮発性半導体メモリ |
| JPH0793009B2 (ja) * | 1984-12-13 | 1995-10-09 | 株式会社東芝 | 半導体記憶装置 |
| JPS61160898A (ja) * | 1985-01-05 | 1986-07-21 | Fujitsu Ltd | 半導体記憶装置 |
-
1985
- 1985-08-16 JP JP60179442A patent/JPS6240698A/ja active Granted
-
1986
- 1986-08-06 EP EP86110870A patent/EP0212451A3/en not_active Ceased
- 1986-08-07 KR KR1019860006516A patent/KR900004327B1/ko not_active IP Right Cessation
-
1989
- 1989-05-12 US US07/353,163 patent/US4901281A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0212451A3 (en) | 1988-09-14 |
| JPS6240698A (ja) | 1987-02-21 |
| KR870002589A (ko) | 1987-03-31 |
| EP0212451A2 (en) | 1987-03-04 |
| KR900004327B1 (ko) | 1990-06-22 |
| US4901281A (en) | 1990-02-13 |
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