JPS5843120Y2 - Mosトランジスタの集積回路装置 - Google Patents
Mosトランジスタの集積回路装置Info
- Publication number
- JPS5843120Y2 JPS5843120Y2 JP1978004311U JP431178U JPS5843120Y2 JP S5843120 Y2 JPS5843120 Y2 JP S5843120Y2 JP 1978004311 U JP1978004311 U JP 1978004311U JP 431178 U JP431178 U JP 431178U JP S5843120 Y2 JPS5843120 Y2 JP S5843120Y2
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- JP
- Japan
- Prior art keywords
- data
- transistor
- memory cell
- signal
- transistors
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- Expired
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- Static Random-Access Memory (AREA)
Description
【考案の詳細な説明】
本考案はスタティック式MOSランダムアクセスメモリ
(以下RAMと呼ぶ)の改良に関するものである。
(以下RAMと呼ぶ)の改良に関するものである。
まず第1図を用いてこの種の従来回路装置を説明する。
図に於てMはMOS)ランジスタから構成されるメモリ
セルで、該メモリセルはこの種の装置においてマトリッ
クス状に複数個設けられているが、説明を容易にするた
め1個のメモリセルのみが図示されている。
セルで、該メモリセルはこの種の装置においてマトリッ
クス状に複数個設けられているが、説明を容易にするた
め1個のメモリセルのみが図示されている。
メモリセルMは横選択信号Xによって選択されていると
仮定し、また電源VCCから必要な電源が供給されてい
る。
仮定し、また電源VCCから必要な電源が供給されてい
る。
メモリセルMから導出された1及び2はデータラインで
、該データライン1及び2の他端はセンスアンプSに達
している。
、該データライン1及び2の他端はセンスアンプSに達
している。
上記各データライン1及び2とメモリセル0間にはマト
リックス状メモリセル群から対応するメモリセルの縦行
を選択するためのスイッチングトランジスタQ□及びQ
2が接続され、該スイッチングトランジスタQ1及びQ
2のゲートに縦行選択信号Yが入力されることによって
選択動作が実行される。
リックス状メモリセル群から対応するメモリセルの縦行
を選択するためのスイッチングトランジスタQ□及びQ
2が接続され、該スイッチングトランジスタQ1及びQ
2のゲートに縦行選択信号Yが入力されることによって
選択動作が実行される。
上記データライン1及び2には更にデータの読み出し及
び書き込みを制御するためのトランジスタQ3及びQ4
が接続されている。
び書き込みを制御するためのトランジスタQ3及びQ4
が接続されている。
トランジスタQ3のゲートには書き込み信号WEとデー
タ信号を反転した信号DIの論理積をとったDI・WE
倍信号入力され、他方のトランジスタQ4のゲートには
DI・WE倍信号入力されており、両トランジスタは読
み出し動作状態ではオフが維持されるが、書き込み動作
実行に際してオン状態に変化し得る。
タ信号を反転した信号DIの論理積をとったDI・WE
倍信号入力され、他方のトランジスタQ4のゲートには
DI・WE倍信号入力されており、両トランジスタは読
み出し動作状態ではオフが維持されるが、書き込み動作
実行に際してオン状態に変化し得る。
各データライン1及び2にはデータラインにバイアスを
与えるためのトランジスタQ5及びQ6が接続され、上
記トランジスタQ3或いはQ4とでインバータが構成さ
れる状態に接続されている。
与えるためのトランジスタQ5及びQ6が接続され、上
記トランジスタQ3或いはQ4とでインバータが構成さ
れる状態に接続されている。
尚C1及びC2は上記データライン1及び2の浮遊接合
容量であり、また各MOSトランジスタはいずれもエン
ハンスメント型が用いられている。
容量であり、また各MOSトランジスタはいずれもエン
ハンスメント型が用いられている。
上記従来のスタティック式MO8RAMの回路において
、各ゲートに入力される信号によってトランジスタQ1
〜Q4のスイッチング動作が制御されて、データの書き
込み或いはメモリセルM内の内容の読み出し動作が実行
されるが、データライン1及び2はトランジスタQ5及
びQ6によってのみバイアスが与えられているため、デ
ータライン1及び2の電圧上昇が遅く、例えばメモリセ
ルMから“高”レベルの信号を読み出す動作等において
は高速動作が得られない欠点があった。
、各ゲートに入力される信号によってトランジスタQ1
〜Q4のスイッチング動作が制御されて、データの書き
込み或いはメモリセルM内の内容の読み出し動作が実行
されるが、データライン1及び2はトランジスタQ5及
びQ6によってのみバイアスが与えられているため、デ
ータライン1及び2の電圧上昇が遅く、例えばメモリセ
ルMから“高”レベルの信号を読み出す動作等において
は高速動作が得られない欠点があった。
本考案は上記従来回路の欠点を除去するもので、次に実
施例を挙げて説明する。
施例を挙げて説明する。
尚第1図と同一要素については同一符号を付して説明す
る。
る。
第2図において本考案の改良点は第1図に示した従来の
MO8RAM回路のデータライン1及び2に上記トラン
ジスタQ5及びQ6と夫々並列にプルアップトランジス
タQ7及びQ8を接続し、該トランジスタQ7及びQ8
のゲートに制御信号として書き込み信号の反転された信
号WEが入力されて構成される。
MO8RAM回路のデータライン1及び2に上記トラン
ジスタQ5及びQ6と夫々並列にプルアップトランジス
タQ7及びQ8を接続し、該トランジスタQ7及びQ8
のゲートに制御信号として書き込み信号の反転された信
号WEが入力されて構成される。
ここでデータライン1及び2に接続された各トランジス
タの増幅率βの間には書き込み及び読み出し動作が円滑
に実行可能なようにQ5・Q6<Q7− Q8<Q3−
Q4の関係が成立するように予め設計されている。
タの増幅率βの間には書き込み及び読み出し動作が円滑
に実行可能なようにQ5・Q6<Q7− Q8<Q3−
Q4の関係が成立するように予め設計されている。
上記本考案によるスタティック式MO8RAMの回路に
おいて、データの読み出し状態では、書き込み信号WE
が低レベルにあるためDI・WE倍信号びDI・WE倍
信号共に低レベルとなってスイッチングトランジスタQ
3及びQ4をオフ状態に保持し、これに対してWE倍信
号入力されたプルアップトランジスタQ7及びQ8をオ
ンに変化させる。
おいて、データの読み出し状態では、書き込み信号WE
が低レベルにあるためDI・WE倍信号びDI・WE倍
信号共に低レベルとなってスイッチングトランジスタQ
3及びQ4をオフ状態に保持し、これに対してWE倍信
号入力されたプルアップトランジスタQ7及びQ8をオ
ンに変化させる。
該トランジスタQ7及びQ8の増幅率βは上記の如くト
ランジスタQ5及びQ6のそれよりも予め大きく設計さ
れているため、データライン1及び2に流れる電流を増
加させることができ、データライン1及び2の電圧を上
昇させることにより浮遊接合容量C1及びC2が減少す
る。
ランジスタQ5及びQ6のそれよりも予め大きく設計さ
れているため、データライン1及び2に流れる電流を増
加させることができ、データライン1及び2の電圧を上
昇させることにより浮遊接合容量C1及びC2が減少す
る。
即ちデータライン1及び2は読み出し状態或いは非選択
状態でトランジスタQ5及びQ6によるバイアスに加え
て更にプルアップトランジスタQ7及びQ8によっても
電源vCCからバイアス電圧が供給されることになり、
データライン1及び2の電圧上昇が著しく速められる。
状態でトランジスタQ5及びQ6によるバイアスに加え
て更にプルアップトランジスタQ7及びQ8によっても
電源vCCからバイアス電圧が供給されることになり、
データライン1及び2の電圧上昇が著しく速められる。
一方データライン1及び2へのデータの書き込み状態で
は、WE倍信号低レベルとなるためプルアップトランジ
スタQ7及びQ8はオフに変化し、データライン1及び
2は従来回路と同様にトランジスタQ5及びQ6によっ
てバイアスされるのみで流れる電流は減少し、データの
内容に対応してDI・WE倍信号いはDI・WE倍信号
いずれかが高レベルに変化することにより、スイッチン
グトランジスタQ3或いはQ4がオンに変化して電流の
吸い込みによる書き込み動作が実行される。
は、WE倍信号低レベルとなるためプルアップトランジ
スタQ7及びQ8はオフに変化し、データライン1及び
2は従来回路と同様にトランジスタQ5及びQ6によっ
てバイアスされるのみで流れる電流は減少し、データの
内容に対応してDI・WE倍信号いはDI・WE倍信号
いずれかが高レベルに変化することにより、スイッチン
グトランジスタQ3或いはQ4がオンに変化して電流の
吸い込みによる書き込み動作が実行される。
湖上帯プルアップ用トランジスタQ7及びQ8を接続す
ることによりこれ等トランジスタのゲート作用によって
書き込み回復時間もまた短縮される。
ることによりこれ等トランジスタのゲート作用によって
書き込み回復時間もまた短縮される。
以上本考案のように、メモリセルに対してメモリセルか
らのデータの読み出し及び書き込みを実行するためのデ
ータラインを設け、このデータラインのメモリセル選択
回路より後段に、バイアス用トランジスタQ5.Q6、
プルアップ用トランジスタQ7.Q8及び書き込み用ト
ランジスタQ3゜Q4を接続することにより、各データ
ラインに共通にトランジスタを付加した極めて簡単な回
路構成で、メモリ回路における動作の高速化等を図るこ
とができ、性能を著しく改善することができる。
らのデータの読み出し及び書き込みを実行するためのデ
ータラインを設け、このデータラインのメモリセル選択
回路より後段に、バイアス用トランジスタQ5.Q6、
プルアップ用トランジスタQ7.Q8及び書き込み用ト
ランジスタQ3゜Q4を接続することにより、各データ
ラインに共通にトランジスタを付加した極めて簡単な回
路構成で、メモリ回路における動作の高速化等を図るこ
とができ、性能を著しく改善することができる。
またデータラインに接続したトランジスタQ3〜Q8.
は予めβ力り59 Q6<Q7# Q8<Q3.Q4の
関係に設計されているため動作の信頼性が確実になり、
RAM回路として実用価値の高いものを得ることができ
る。
は予めβ力り59 Q6<Q7# Q8<Q3.Q4の
関係に設計されているため動作の信頼性が確実になり、
RAM回路として実用価値の高いものを得ることができ
る。
第1図は従来のスタティック式MO8RAM回路を示す
図、第2図は本考案による実施例を示す回路図である。 M・・・・・・メモリセル、Ql〜Q6・・・・・・M
OS)シンジスタ、Q7.Q8・・・・・・プルアップ
トランジスタ、WE・・・・・・書き込み信号、DI・
・・−・・データ信号。
図、第2図は本考案による実施例を示す回路図である。 M・・・・・・メモリセル、Ql〜Q6・・・・・・M
OS)シンジスタ、Q7.Q8・・・・・・プルアップ
トランジスタ、WE・・・・・・書き込み信号、DI・
・・−・・データ信号。
Claims (1)
- 縦及び横選択信号によって所望メモリセルを選択し、デ
ータライン1,2を通してメモリセルからのデータ読み
出し及び書き込みを実行するランダムアクセスメモリに
おいて、データライン1゜2の、メモリセル選択信号が
入力された選択回路Ql、Q2より後段に、データ書き
込み用トランジスタQ3−Q4と、データラインにバイ
アスを与えるトランジスタQ5.Q6と、データの読み
出し状態でオンに変化させ書き込み状態でオフに変化さ
せる制御信号をゲートに入力したプルアップトランジス
タQ7.Q8とをデータラインに共通に接続し、上記各
トランジスタのβをQ5− Q6<Q?−Qs<Q3p
Q 4に形成したことを特徴とするMOS)ランジス
タの集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1978004311U JPS5843120Y2 (ja) | 1978-01-17 | 1978-01-17 | Mosトランジスタの集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1978004311U JPS5843120Y2 (ja) | 1978-01-17 | 1978-01-17 | Mosトランジスタの集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS54108623U JPS54108623U (ja) | 1979-07-31 |
JPS5843120Y2 true JPS5843120Y2 (ja) | 1983-09-29 |
Family
ID=28809129
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1978004311U Expired JPS5843120Y2 (ja) | 1978-01-17 | 1978-01-17 | Mosトランジスタの集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5843120Y2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0770222B2 (ja) * | 1984-06-04 | 1995-07-31 | 株式会社日立製作所 | Mosスタテイツク型ram |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52110530A (en) * | 1976-03-12 | 1977-09-16 | Toshiba Corp | Mos random access memory |
-
1978
- 1978-01-17 JP JP1978004311U patent/JPS5843120Y2/ja not_active Expired
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52110530A (en) * | 1976-03-12 | 1977-09-16 | Toshiba Corp | Mos random access memory |
Also Published As
Publication number | Publication date |
---|---|
JPS54108623U (ja) | 1979-07-31 |
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