JPS5843120Y2 - Ｍｏｓトランジスタの集積回路装置 - Google Patents
Ｍｏｓトランジスタの集積回路装置Info
- Publication number
- JPS5843120Y2 JPS5843120Y2 JP1978004311U JP431178U JPS5843120Y2 JP S5843120 Y2 JPS5843120 Y2 JP S5843120Y2 JP 1978004311 U JP1978004311 U JP 1978004311U JP 431178 U JP431178 U JP 431178U JP S5843120 Y2 JPS5843120 Y2 JP S5843120Y2
- Authority
- JP
- Japan
- Prior art keywords
- data
- transistor
- memory cell
- signal
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Description
【考案の詳細な説明】
本考案はスタティック式ＭＯＳランダムアクセスメモリ
（以下ＲＡＭと呼ぶ）の改良に関するものである。
（以下ＲＡＭと呼ぶ）の改良に関するものである。
まず第１図を用いてこの種の従来回路装置を説明する。
図に於てＭはＭＯＳ）ランジスタから構成されるメモリ
セルで、該メモリセルはこの種の装置においてマトリッ
クス状に複数個設けられているが、説明を容易にするた
め１個のメモリセルのみが図示されている。
セルで、該メモリセルはこの種の装置においてマトリッ
クス状に複数個設けられているが、説明を容易にするた
め１個のメモリセルのみが図示されている。
メモリセルＭは横選択信号Ｘによって選択されていると
仮定し、また電源ＶＣＣから必要な電源が供給されてい
る。
仮定し、また電源ＶＣＣから必要な電源が供給されてい
る。
メモリセルＭから導出された１及び２はデータラインで
、該データライン１及び２の他端はセンスアンプＳに達
している。
、該データライン１及び２の他端はセンスアンプＳに達
している。
上記各データライン１及び２とメモリセル０間にはマト
リックス状メモリセル群から対応するメモリセルの縦行
を選択するためのスイッチングトランジスタＱ□及びＱ
２が接続され、該スイッチングトランジスタＱ１及びＱ
２のゲートに縦行選択信号Ｙが入力されることによって
選択動作が実行される。
リックス状メモリセル群から対応するメモリセルの縦行
を選択するためのスイッチングトランジスタＱ□及びＱ
２が接続され、該スイッチングトランジスタＱ１及びＱ
２のゲートに縦行選択信号Ｙが入力されることによって
選択動作が実行される。
上記データライン１及び２には更にデータの読み出し及
び書き込みを制御するためのトランジスタＱ３及びＱ４
が接続されている。
び書き込みを制御するためのトランジスタＱ３及びＱ４
が接続されている。
トランジスタＱ３のゲートには書き込み信号ＷＥとデー
タ信号を反転した信号ＤＩの論理積をとったＤＩ・ＷＥ
倍信号入力され、他方のトランジスタＱ４のゲートには
ＤＩ・ＷＥ倍信号入力されており、両トランジスタは読
み出し動作状態ではオフが維持されるが、書き込み動作
実行に際してオン状態に変化し得る。
タ信号を反転した信号ＤＩの論理積をとったＤＩ・ＷＥ
倍信号入力され、他方のトランジスタＱ４のゲートには
ＤＩ・ＷＥ倍信号入力されており、両トランジスタは読
み出し動作状態ではオフが維持されるが、書き込み動作
実行に際してオン状態に変化し得る。
各データライン１及び２にはデータラインにバイアスを
与えるためのトランジスタＱ５及びＱ６が接続され、上
記トランジスタＱ３或いはＱ４とでインバータが構成さ
れる状態に接続されている。
与えるためのトランジスタＱ５及びＱ６が接続され、上
記トランジスタＱ３或いはＱ４とでインバータが構成さ
れる状態に接続されている。
尚Ｃ１及びＣ２は上記データライン１及び２の浮遊接合
容量であり、また各ＭＯＳトランジスタはいずれもエン
ハンスメント型が用いられている。
容量であり、また各ＭＯＳトランジスタはいずれもエン
ハンスメント型が用いられている。
上記従来のスタティック式ＭＯ８ＲＡＭの回路において
、各ゲートに入力される信号によってトランジスタＱ１
〜Ｑ４のスイッチング動作が制御されて、データの書き
込み或いはメモリセルＭ内の内容の読み出し動作が実行
されるが、データライン１及び２はトランジスタＱ５及
びＱ６によってのみバイアスが与えられているため、デ
ータライン１及び２の電圧上昇が遅く、例えばメモリセ
ルＭから“高”レベルの信号を読み出す動作等において
は高速動作が得られない欠点があった。
、各ゲートに入力される信号によってトランジスタＱ１
〜Ｑ４のスイッチング動作が制御されて、データの書き
込み或いはメモリセルＭ内の内容の読み出し動作が実行
されるが、データライン１及び２はトランジスタＱ５及
びＱ６によってのみバイアスが与えられているため、デ
ータライン１及び２の電圧上昇が遅く、例えばメモリセ
ルＭから“高”レベルの信号を読み出す動作等において
は高速動作が得られない欠点があった。
本考案は上記従来回路の欠点を除去するもので、次に実
施例を挙げて説明する。
施例を挙げて説明する。
尚第１図と同一要素については同一符号を付して説明す
る。
る。
第２図において本考案の改良点は第１図に示した従来の
ＭＯ８ＲＡＭ回路のデータライン１及び２に上記トラン
ジスタＱ５及びＱ６と夫々並列にプルアップトランジス
タＱ７及びＱ８を接続し、該トランジスタＱ７及びＱ８
のゲートに制御信号として書き込み信号の反転された信
号ＷＥが入力されて構成される。
ＭＯ８ＲＡＭ回路のデータライン１及び２に上記トラン
ジスタＱ５及びＱ６と夫々並列にプルアップトランジス
タＱ７及びＱ８を接続し、該トランジスタＱ７及びＱ８
のゲートに制御信号として書き込み信号の反転された信
号ＷＥが入力されて構成される。
ここでデータライン１及び２に接続された各トランジス
タの増幅率βの間には書き込み及び読み出し動作が円滑
に実行可能なようにＱ５・Ｑ６＜Ｑ７− Ｑ８＜Ｑ３−
Ｑ４の関係が成立するように予め設計されている。
タの増幅率βの間には書き込み及び読み出し動作が円滑
に実行可能なようにＱ５・Ｑ６＜Ｑ７− Ｑ８＜Ｑ３−
Ｑ４の関係が成立するように予め設計されている。
上記本考案によるスタティック式ＭＯ８ＲＡＭの回路に
おいて、データの読み出し状態では、書き込み信号ＷＥ
が低レベルにあるためＤＩ・ＷＥ倍信号びＤＩ・ＷＥ倍
信号共に低レベルとなってスイッチングトランジスタＱ
３及びＱ４をオフ状態に保持し、これに対してＷＥ倍信
号入力されたプルアップトランジスタＱ７及びＱ８をオ
ンに変化させる。
おいて、データの読み出し状態では、書き込み信号ＷＥ
が低レベルにあるためＤＩ・ＷＥ倍信号びＤＩ・ＷＥ倍
信号共に低レベルとなってスイッチングトランジスタＱ
３及びＱ４をオフ状態に保持し、これに対してＷＥ倍信
号入力されたプルアップトランジスタＱ７及びＱ８をオ
ンに変化させる。
該トランジスタＱ７及びＱ８の増幅率βは上記の如くト
ランジスタＱ５及びＱ６のそれよりも予め大きく設計さ
れているため、データライン１及び２に流れる電流を増
加させることができ、データライン１及び２の電圧を上
昇させることにより浮遊接合容量Ｃ１及びＣ２が減少す
る。
ランジスタＱ５及びＱ６のそれよりも予め大きく設計さ
れているため、データライン１及び２に流れる電流を増
加させることができ、データライン１及び２の電圧を上
昇させることにより浮遊接合容量Ｃ１及びＣ２が減少す
る。
即ちデータライン１及び２は読み出し状態或いは非選択
状態でトランジスタＱ５及びＱ６によるバイアスに加え
て更にプルアップトランジスタＱ７及びＱ８によっても
電源ｖＣＣからバイアス電圧が供給されることになり、
データライン１及び２の電圧上昇が著しく速められる。
状態でトランジスタＱ５及びＱ６によるバイアスに加え
て更にプルアップトランジスタＱ７及びＱ８によっても
電源ｖＣＣからバイアス電圧が供給されることになり、
データライン１及び２の電圧上昇が著しく速められる。
一方データライン１及び２へのデータの書き込み状態で
は、ＷＥ倍信号低レベルとなるためプルアップトランジ
スタＱ７及びＱ８はオフに変化し、データライン１及び
２は従来回路と同様にトランジスタＱ５及びＱ６によっ
てバイアスされるのみで流れる電流は減少し、データの
内容に対応してＤＩ・ＷＥ倍信号いはＤＩ・ＷＥ倍信号
いずれかが高レベルに変化することにより、スイッチン
グトランジスタＱ３或いはＱ４がオンに変化して電流の
吸い込みによる書き込み動作が実行される。
は、ＷＥ倍信号低レベルとなるためプルアップトランジ
スタＱ７及びＱ８はオフに変化し、データライン１及び
２は従来回路と同様にトランジスタＱ５及びＱ６によっ
てバイアスされるのみで流れる電流は減少し、データの
内容に対応してＤＩ・ＷＥ倍信号いはＤＩ・ＷＥ倍信号
いずれかが高レベルに変化することにより、スイッチン
グトランジスタＱ３或いはＱ４がオンに変化して電流の
吸い込みによる書き込み動作が実行される。
湖上帯プルアップ用トランジスタＱ７及びＱ８を接続す
ることによりこれ等トランジスタのゲート作用によって
書き込み回復時間もまた短縮される。
ることによりこれ等トランジスタのゲート作用によって
書き込み回復時間もまた短縮される。
以上本考案のように、メモリセルに対してメモリセルか
らのデータの読み出し及び書き込みを実行するためのデ
ータラインを設け、このデータラインのメモリセル選択
回路より後段に、バイアス用トランジスタＱ５．Ｑ６、
プルアップ用トランジスタＱ７．Ｑ８及び書き込み用ト
ランジスタＱ３゜Ｑ４を接続することにより、各データ
ラインに共通にトランジスタを付加した極めて簡単な回
路構成で、メモリ回路における動作の高速化等を図るこ
とができ、性能を著しく改善することができる。
らのデータの読み出し及び書き込みを実行するためのデ
ータラインを設け、このデータラインのメモリセル選択
回路より後段に、バイアス用トランジスタＱ５．Ｑ６、
プルアップ用トランジスタＱ７．Ｑ８及び書き込み用ト
ランジスタＱ３゜Ｑ４を接続することにより、各データ
ラインに共通にトランジスタを付加した極めて簡単な回
路構成で、メモリ回路における動作の高速化等を図るこ
とができ、性能を著しく改善することができる。
またデータラインに接続したトランジスタＱ３〜Ｑ８．
は予めβ力り５９ Ｑ６＜Ｑ７＃ Ｑ８＜Ｑ３．Ｑ４の
関係に設計されているため動作の信頼性が確実になり、
ＲＡＭ回路として実用価値の高いものを得ることができ
る。
は予めβ力り５９ Ｑ６＜Ｑ７＃ Ｑ８＜Ｑ３．Ｑ４の
関係に設計されているため動作の信頼性が確実になり、
ＲＡＭ回路として実用価値の高いものを得ることができ
る。
第１図は従来のスタティック式ＭＯ８ＲＡＭ回路を示す
図、第２図は本考案による実施例を示す回路図である。 Ｍ・・・・・・メモリセル、Ｑｌ〜Ｑ６・・・・・・Ｍ
ＯＳ）シンジスタ、Ｑ７．Ｑ８・・・・・・プルアップ
トランジスタ、ＷＥ・・・・・・書き込み信号、ＤＩ・
・・−・・データ信号。
図、第２図は本考案による実施例を示す回路図である。 Ｍ・・・・・・メモリセル、Ｑｌ〜Ｑ６・・・・・・Ｍ
ＯＳ）シンジスタ、Ｑ７．Ｑ８・・・・・・プルアップ
トランジスタ、ＷＥ・・・・・・書き込み信号、ＤＩ・
・・−・・データ信号。
Claims (1)
- 縦及び横選択信号によって所望メモリセルを選択し、デ
ータライン１，２を通してメモリセルからのデータ読み
出し及び書き込みを実行するランダムアクセスメモリに
おいて、データライン１゜２の、メモリセル選択信号が
入力された選択回路Ｑｌ、Ｑ２より後段に、データ書き
込み用トランジスタＱ３−Ｑ４と、データラインにバイ
アスを与えるトランジスタＱ５．Ｑ６と、データの読み
出し状態でオンに変化させ書き込み状態でオフに変化さ
せる制御信号をゲートに入力したプルアップトランジス
タＱ７．Ｑ８とをデータラインに共通に接続し、上記各
トランジスタのβをＱ５− Ｑ６＜Ｑ？−Ｑｓ＜Ｑ３ｐ
Ｑ ４に形成したことを特徴とするＭＯＳ）ランジス
タの集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1978004311U JPS5843120Y2 (ja) | 1978-01-17 | 1978-01-17 | Ｍｏｓトランジスタの集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1978004311U JPS5843120Y2 (ja) | 1978-01-17 | 1978-01-17 | Ｍｏｓトランジスタの集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54108623U JPS54108623U (ja) | 1979-07-31 |
| JPS5843120Y2 true JPS5843120Y2 (ja) | 1983-09-29 |
Family
ID=28809129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1978004311U Expired JPS5843120Y2 (ja) | 1978-01-17 | 1978-01-17 | Ｍｏｓトランジスタの集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5843120Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0770222B2 (ja) * | 1984-06-04 | 1995-07-31 | 株式会社日立製作所 | Ｍｏｓスタテイツク型ｒａｍ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52110530A (en) * | 1976-03-12 | 1977-09-16 | Toshiba Corp | Mos random access memory |
-
1978
- 1978-01-17 JP JP1978004311U patent/JPS5843120Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52110530A (en) * | 1976-03-12 | 1977-09-16 | Toshiba Corp | Mos random access memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54108623U (ja) | 1979-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2945490B2 (ja) | センス・アンプとメモリ・セルの組合せ回路 | |
| JPS6161198B2 (ja) | ||
| JPH01140494A (ja) | 半導体記憶装置の出力バッファ回路 | |
| JPH0323998B2 (ja) | ||
| JPS5843120Y2 (ja) | Ｍｏｓトランジスタの集積回路装置 | |
| JPS6115518B2 (ja) | ||
| JPS61278098A (ja) | メモリ回路 | |
| JPS63205890A (ja) | 半導体メモリ装置 | |
| JP3064561B2 (ja) | 半導体記憶装置 | |
| US5251173A (en) | High-speed, low DC power, PNP-loaded word line decorder/driver circuit | |
| JPH01155589A (ja) | 半導体記憶装置 | |
| JPH0352678B2 (ja) | ||
| JPH0246589A (ja) | メモリ回路 | |
| JPS6117288A (ja) | スタテイツク型記憶装置 | |
| JPH0241112B2 (ja) | ||
| JP2853591B2 (ja) | スタティックｒａｍ | |
| KR940006266A (ko) | 반도체 기억장치 | |
| JPH054400U (ja) | メモリセル回路 | |
| JPS634319Y2 (ja) | ||
| JPH0574160A (ja) | マルチポートメモリ | |
| JPS6130348B2 (ja) | ||
| JPH0230120B2 (ja) | ||
| JPH11339474A (ja) | 半導体記憶装置 | |
| JPS6049998B2 (ja) | メモリ装置 | |
| JPH10275473A (ja) | 半導体記憶装置 |