JPH11339474A

JPH11339474A - 半導体記憶装置

Info

Publication number: JPH11339474A
Application number: JP10140909A
Authority: JP
Inventors: Naoki Kuroda; 直喜黒田; Masashi Agata; 政志縣
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-05-22
Filing date: 1998-05-22
Publication date: 1999-12-10

Abstract

(57)【要約】【課題】半導体記憶装置において、データ書き込み時
間を短縮する。【解決手段】センスアンプドライバ６のＮ型トランジ
スタ６Ｎ１にＰ型トランジスタ６Ｐ２を並列に接続し、
コラム選択スイッチ８の第１のＮ型トランジスタ８Ｎ
１，８Ｎ２と並列に第２のＮ型トランジスタ８Ｎ３，８
Ｎ４を接続する構成を備える。データ書き込み動作時、
Ｎ型トランジスタ６Ｎ１をセンス動作開始後コラム選択
スイッチ８がオンされる以前にオフする。さらに、Ｐ型
トランジスタ６Ｐ２をＮ型トランジスタ６Ｎ１がオンす
ると同時にオンする。つぎに、コラム選択スイッチ８の
第１のＮ型トランジスタ８Ｎ１，８Ｎ２および第２のＮ
型トランジスタ８Ｎ３，８Ｎ４ともにオンし、データ読
み出し動作時には第２のＮ型トランジスタ８Ｎ３，８Ｎ
４をオフにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイナミックラン
ダムアクセスメモリ等の半導体記憶装置に関するもので
ある。

【０００２】

【従来の技術】従来の半導体記憶装置について、以下に
説明する。図８は従来の半導体記憶装置の主要構成を示
す回路図である。図８において、１はメモリセルであ
り、キャパシタ１Ｃ１とＮ型トランジスタ（トランスフ
ァゲート）１Ｎ１とからなる。２はビット線対ＢＩＴ，
ＸＢＩＴに交差結合したＮ型トランジスタ２Ｎ１，２Ｎ
２とＰ型トランジスタ２Ｐ１，２Ｐ２とを含むラッチ型
のセンスアンプである。

【０００３】９はセンスアンプ２のＮ型トランジスタ２
Ｎ１，２Ｎ２を駆動するためのＮ型トランジスタ９Ｎ１
とセンスアンプ２のＰ型トランジスタ２Ｐ１，２Ｐ２を
駆動するためのＰ型トランジスタ９Ｐ１とを有するセン
スアンプドライバである。Ｎ型トランジスタ９Ｎ１は制
御端子の電位が制御信号ＳＮＮによって制御され、Ｐ型
トランジスタ９Ｐ１は制御端子の電位が制御信号ＳＰに
よって制御される。

【０００４】４はビット線対ＢＩＴ，ＸＢＩＴと入出力
線対ＤＬ，ＸＤＬの接続を制御するＮ型トランジスタ４
Ｎ１，４Ｎ２を含むコラム選択スイッチである。Ｎ型ト
ランジスタ４Ｎ１，４Ｎ２は制御端子の電位が制御信号
（コラムアドレスストローブ信号）ＣＳによって共通に
制御される。５は入力データを書き込むための入出力線
対ＤＬ，ＸＤＬ中に設けられたライトバッファであり、
バッファ５Ｂ１，５Ｂ２からなる。

【０００５】以上のように構成された従来例の半導体記
憶装置のデータ書き込み動作について、図９を参照しな
がら説明する。メモリセル１にすでに書き込まれたデー
タは、メモリセル１のトランスファゲートであるＮ型ト
ランジスタ１Ｎ１がワード線ＷＬのＨレベル信号によっ
てオンとなることで、ビット線対ＢＩＴ，ＸＢＩＴに読
み出される。読み出されたデータにより、ビット線対Ｂ
ＩＴ，ＸＢＩＴは図９に示されるようにプリチャージ電
位付近で微少な電位差を生じる（時刻ｔ０以前）。

【０００６】つぎに、時刻ｔ０で制御信号ＳＮＮおよび
ＳＰを活性化させ、Ｎ型トランジスタ９Ｎ１の制御端子
の電位がＬレベルからＨレベルへ移行させるとともに、
Ｐ型トランジスタ９Ｐ１の制御端子の電位がＨレベルか
らＬレベルへ移行させることによって、センスアンプド
ライバ９のＮ型トランジスタ９Ｎ１およびＰ型トランジ
スタ９Ｐ１がそれぞれオンとなり、センスアンプドライ
バ９の信号線ＳＡＮの電位がＬレベルとなり、信号線Ｓ
ＡＰの電位がＨレベルとなる。その結果、センスアンプ
２が駆動され、図９に示されるようにビット線ＢＩＴの
電位がＨレベルまで、またビット線ＸＢＩＴの電位がＬ
レベルまで増幅される。

【０００７】続いて、時刻ｔ１で制御信号ＣＳがＬレベ
ルからＨレベルへ移行すると、コラム選択スイッチ４の
制御端子の電位がＬレベルからＨレベルへ移行すること
になり、コラム選択スイッチ４が活性化し、つまりトラ
ンスファゲートであるＮ型トランジスタ４Ｎ１，４Ｎ２
がオンとなり、これによってビット線対ＢＩＴ，ＸＢＩ
Ｔが入出力線対ＤＬ，ＸＤＬに接続される。

【０００８】このとき、入出力線対ＤＬ，ＸＤＬにメモ
リセル１の記憶データとは反転したデータが入力される
ので、ライトバッファ５によってセンスアンプ２のラッ
チ状態が反転し、時刻ｔ６でビット線対ＢＩＴ，ＸＢＩ
Ｔの電位が反転する。それによって、メモリセル１に新
たなデータが書き込まれ、メモリセル１のトランスファ
ゲートであるＮ型トランジスタ１Ｎ１がオフとなること
で書き込まれたデータが保持される。

【０００９】

【発明が解決しようとする課題】上述した従来例の半導
体記憶装置のデータ書き込み動作においては、そのデー
タ書き込み時間は、センスアンプ２のＮ型トランジスタ
２Ｎ１，２Ｎ２のラッチ能力とコラム選択スイッチ４お
よびライトバッファ５のデータ書き込み能力との比によ
って決まる。したがって、従来例の構成では、センスア
ンプ２のＮ型トランジスタ２Ｎ１，２Ｎ２の能力を小さ
くするか、コラム選択スイッチ４のＮ型トランジスタ４
Ｎ１，４Ｎ２の能力を大きくすることによって、ビット
線対ＢＩＴ，ＸＢＩＴの電位の反転速度（図９の時刻ｔ
１から時刻ｔ６までの時間）が速くなり、データの書き
込み時間が短縮される。

【００１０】しかしながら、センスアンプ２中のＮ型ト
ランジスタ２Ｎ１，２Ｎ２の能力を小さくすると、ビッ
ト線対ＢＩＴ，ＸＢＩＴの電位を増幅するセンス動作時
間（図９の時刻ｔ０から時刻ｔ１）が長くなったり、誤
動作を起こす問題がある。この誤動作というのは、セン
スアンプ２の感度が低下し、微小な電圧を正しくセンス
できなくなることをいう。

【００１１】また、コラム選択スイッチ４のＮ型トラン
ジスタ４Ｎ１，４Ｎ２の能力を大きくすると、データ読
み出し動作時に誤動作を招くという問題がある。この誤
動作というのは、コラム選択スイッチの能力を大きくす
ると、データ線にのった雑音等によってデータ読み出し
時にもかかわらず、データが書きかわってしまうような
誤動作のことである。

【００１２】本発明は、上記従来の問題点を解決するも
ので、センス動作時間が長くなったり、誤動作を起こす
ことなく、またデータ読み出し動作時に誤動作を招くこ
となく、データ書き込み時間を短縮することができる半
導体記憶装置を提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明の請求項１記載の
半導体記憶装置は、メモリセルと、メモリセルに接続さ
れたビット線対と、ビット線対に交差結合されたＮ型ト
ランジスタを含むラッチ型のセンスアンプと、センスア
ンプのＮ型トランジスタを駆動するＮ型トランジスタを
含むセンスアンプドライバと、入出力線対と、ビット線
対と入出力線対との接続を制御する第１のＮ型トランジ
スタを含むコラム選択スイッチと、入出力線中に設けら
れ入力データを入出力線対からビット線対を介してメモ
リセルに書き込むライトバッファと、データ書き込み動
作時に、コラム選択スイッチがオンとなる以前にセンス
アンプドライバのＮ型トランジスタをオフにするように
センスアンプドライバを制御する制御手段とを備えてい
る。

【００１４】この構成によれば、制御手段によりデータ
書き込み動作時に、コラム選択スイッチがオンとなる以
前にセンスアンプドライバのＮ型トランジスタをオフに
するように、センスアンプドライバを制御するので、デ
ータ書き込み動作時におけるセンスアンプのラッチ能力
を弱めることができ、データ書き込み動作時におけるビ
ット線対の電位の反転速度を速くすることができ、デー
タ書き込み時間を短縮することができる。しかも、デー
タ書き込み時間を短縮するために、センスアンプ中のＮ
型トランジスタの能力を小さくする必要はないので、セ
ンス動作時間が長くなったり、誤動作を起こすことな
く、またコラム選択スイッチのＮ型トランジスタの能力
を大きくする必要はないので、データ読み出し動作時に
誤動作を招くことはない。

【００１５】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置において、センスアンプドライ
バのＮ型トランジスタと並列にＰ型トランジスタを接続
し、Ｐ型トランジスタをＮ型トランジスタのオフ後も継
続してオンに保持するようにセンスアンプドライバを制
御手段により制御したことを特徴とする。この構成によ
れば、センスアンプドライバのＮ型トランジスタと並列
にＰ型トランジスタを接続し、Ｐ型トランジスタをＮ型
トランジスタのオフ後も継続してオンに保持するように
センスアンプドライバを制御したので、センスアンプド
ライバのＮ型トランジスタをコラム選択スイッチがオン
となる以前にオフにしたとしても、ビット線のＬレベル
がハイインピーダンス状態となるのを防止することがで
き、データ書き込み動作時の誤動作を招くという問題を
解消できる。また、ビット線のＬレベルをＰ型トランジ
スタのしきい値電圧分だけ昇圧できるので、ビット線の
Ｈレベルとの電位差が小さくなり、ビット線の電位の反
転時間を短くすることができ、データ書き込み時間をさ
らに短縮できる。しかも、センスアンプのセンス能力に
左右されず安定した昇圧レベルを保証できる。

【００１６】請求項３記載の半導体記憶装置は、請求項
１記載の半導体記憶装置において、メモリセルから読み
出されたデータがセンスアンプによって増幅されるセン
ス動作中に、センスアンプドライバのＮ型トランジスタ
をオフするようにセンスアンプドライバを制御手段によ
り制御したことを特徴とする。この構成によれば、メモ
リセルから読み出されたデータがセンスアンプによって
増幅されるセンス動作中に、センスアンプドライバのＮ
型トランジスタをオフするようにセンスアンプドライバ
を制御したので、複雑な昇圧回路を必要とせずに、ビッ
ト線のＬレベルを接地電位から昇圧することが可能で、
ビット線のＨレベルとの電位差が小さくなり、ビット線
の電位の反転時間を短くすることができ、データ書き込
み時間をさらに短縮できる。

【００１７】請求項４記載の半導体記憶装置は、請求項
３記載の半導体記憶装置において、センスアンプドライ
バのＮ型トランジスタと並列にＰ型トランジスタを接続
し、Ｐ型トランジスタをＮ型トランジスタのオフ後も継
続してオンに保持するように制御手段によりセンスアン
プドライバを制御したことを特徴とする。この構成によ
れば、センスアンプドライバのＮ型トランジスタと並列
にＰ型トランジスタを接続し、Ｐ型トランジスタをＮ型
トランジスタのオフ後も継続してオンに保持するように
センスアンプドライバを制御したので、請求項３の作用
に加え、センスアンプドライバのＮ型トランジスタをコ
ラム選択スイッチがオンとなる以前にオフにしたとして
も、ビット線のＬレベルがハイインピーダンス状態とな
るのを防止することができ、データ書き込み動作時の誤
動作を招くという問題を解消できる。

【００１８】請求項５記載の半導体記憶装置は、メモリ
セルと、メモリセルに接続されたビット線対と、ビット
線対に交差結合されたＮ型トランジスタを含むラッチ型
のセンスアンプと、センスアンプのＮ型トランジスタを
駆動するＮ型トランジスタを含むセンスアンプドライバ
と、入出力線対と、ビット線対と入出力線対との接続を
制御する第１のＮ型トランジスタを含むコラム選択スイ
ッチと、入出力線中に設けられ入力データを入出力線対
からビット線対を介してメモリセルに書き込むライトバ
ッファと、コラム選択スイッチの第１のＮ型トランジス
タの制御端子の電位を、データ書き込み動作時には内部
電源電位で制御し、データ読み出し時には内部電源電位
と接地電位の中間電位で制御する制御手段とを備えてい
る。

【００１９】この構成によれば、コラム選択スイッチの
第１のＮ型トランジスタの制御端子の電位を、データ書
き込み動作時には内部電源電位で制御し、データ読み出
し時には内部電源電位と接地電位の中間電位で制御する
ようにしたので、コラム選択スイッチのトランジスタサ
イズを十分に大きくすることで、データ書き込み時には
コラム選択スイッチで律速するライトバッファ側のデー
タ書き込みに十分な能力を使え、しかも、データ読み出
し動作時にはコラム選択スイッチの過剰な能力を抑える
ことができるので、データ書き込み動作時におけるビッ
ト線対の電位の反転速度を速くすることができ、データ
書き込み時間を短縮することができ、しかもデータ読み
出し動作時の誤動作を招くという問題を解消できる。ま
た、センスアンプの能力自体を小さくするものではない
ため、センス動作時間が長くなるものではない。

【００２０】請求項６記載の半導体記憶装置は、メモリ
セルと、メモリセルに接続されたビット線対と、ビット
線対に交差結合されたＮ型トランジスタを含むラッチ型
のセンスアンプと、センスアンプのＮ型トランジスタを
駆動するＮ型トランジスタを含むセンスアンプドライバ
と、入出力線対と、ビット線対と入出力線対との接続を
制御する第１のＮ型トランジスタを含むコラム選択スイ
ッチと、入出力線中に設けられ入力データを入出力線対
からビット線対を介してメモリセルに書き込むライトバ
ッファと、コラム選択スイッチの第１のＮ型トランジス
タに並列に第２のＮ型トランジスタを接続し、第１のＮ
型トランジスタをデータ書き込み動作時およびデータ読
み出し動作の両方でオンにし、第２のＮ型トランジスタ
をデータ書き込み動作時にのみオンにするようにコラム
選択スイッチを制御する制御手段とを備えている。

【００２１】この構成によれば、コラム選択スイッチの
第１のＮ型トランジスタに並列に第２のＮ型トランジス
タを接続し、第１のＮ型トランジスタをデータ書き込み
動作時およびデータ読み出し動作の両方でオンにし、第
２のＮ型トランジスタをデータ書き込み動作時にのみオ
ンにするようにコラム選択スイッチを制御したので、デ
ータ書き込み時にはコラム選択スイッチで律速するライ
トバッファ側のデータ書き込みに十分な能力を使え、し
かも、データ読み出し動作時にはコラム選択スイッチの
過剰な能力を抑えることができるので、データ書き込み
動作時におけるビット線対の電位の反転速度を速くする
ことができ、データ書き込み時間を短縮することがで
き、しかもデータ読み出し動作時の誤動作を招くという
問題を解消できる。また、センスアンプの能力自体を小
さくするものではないため、センス動作時間が長くなる
ものではない。

【００２２】請求項７記載の半導体記憶装置は、請求項
１記載の半導体記憶装置において、制御手段によりコラ
ム選択スイッチの第１のＮ型トランジスタの制御端子の
電位を、データ書き込み動作時には内部電源電位で制御
し、データ読み出し時には内部電源電位と接地電位の中
間電位で制御するようにしたことを特徴とする。この構
成によれば、コラム選択スイッチの第１のＮ型トランジ
スタの制御端子の電位を、データ書き込み動作時には内
部電源電位で制御し、データ読み出し時には内部電源電
位と接地電位の中間電位で制御するようにしたので、コ
ラム選択スイッチのトランジスタサイズを十分に大きく
することで、データ書き込み時にはコラム選択スイッチ
で律速するライトバッファ側のデータ書き込みに十分な
能力を使え、しかも、データ読み出し動作時にはコラム
選択スイッチの過剰な能力を抑えることができるので、
データ読み出し動作時の誤動作を招くという問題を解消
できる。

【００２３】請求項８記載の半導体記憶装置は、請求項
２記載の半導体記憶装置において、制御手段によりコラ
ム選択スイッチの第１のＮ型トランジスタの制御端子の
電位を、データ書き込み動作時には内部電源電位で制御
し、データ読み出し時には内部電源電位と接地電位の中
間電位で制御するようにしたことを特徴とする。この構
成によれば、請求項７と同様の作用を有する。

【００２４】請求項９記載の半導体記憶装置は、請求項
３記載の半導体記憶装置において、制御手段によりコラ
ム選択スイッチの第１のＮ型トランジスタの制御端子の
電位を、データ書き込み動作時には内部電源電位で制御
し、データ読み出し時には内部電源電位と接地電位の中
間電位で制御するようにしたことを特徴とする。この構
成によれば、請求項７と同様の作用を有する。

【００２５】請求項１０記載の半導体記憶装置は、請求
項４記載の半導体記憶装置において、制御手段によりコ
ラム選択スイッチの第１のＮ型トランジスタの制御端子
の電位を、データ書き込み動作時には内部電源電位で制
御し、データ読み出し時には内部電源電位と接地電位の
中間電位で制御するようにしたことを特徴とする。この
構成によれば、請求項７と同様の作用を有する。

【００２６】請求項１１記載の半導体記憶装置は、請求
項１記載の半導体記憶装置において、コラム選択スイッ
チの第１のＮ型トランジスタと並列に第２のＮ型トラン
ジスタを接続し、制御手段により第１のＮ型トランジス
タをデータ書き込み動作時およびデータ読み出し動作の
両方でオンにし、第２のＮ型トランジスタをデータ書き
込み動作時にのみオンにするようにコラム選択スイッチ
を制御したことを特徴とする。

【００２７】この構成によれば、第１のＮ型トランジス
タをデータ書き込み動作時およびデータ読み出し動作の
両方でオンにし、第２のＮ型トランジスタをデータ書き
込み動作時にのみオンにするようにコラム選択スイッチ
を制御したので、データ書き込み時にはコラム選択スイ
ッチで律速するライトバッファ側のデータ書き込みに十
分な能力を使え、しかも、データ読み出し動作時にはコ
ラム選択スイッチの過剰な能力を抑えることができるの
で、データ読み出し動作時の誤動作を招くという問題を
解消できる。

【００２８】請求項１２記載の半導体記憶装置は、請求
項２記載の半導体記憶装置において、コラム選択スイッ
チの第１のＮ型トランジスタと並列に第２のＮ型トラン
ジスタを接続し、制御手段により第１のＮ型トランジス
タをデータ書き込み動作時およびデータ読み出し動作の
両方でオンにし、第２のＮ型トランジスタをデータ書き
込み動作時にのみオンにするようにコラム選択スイッチ
を制御したことを特徴とする。

【００２９】この構成によれば、請求項１１と同様の作
用を有する。請求項１３記載の半導体記憶装置は、請求
項３記載の半導体記憶装置において、コラム選択スイッ
チの第１のＮ型トランジスタと並列に第２のＮ型トラン
ジスタを接続し、制御手段により第１のＮ型トランジス
タをデータ書き込み動作時およびデータ読み出し動作の
両方でオンにし、第２のＮ型トランジスタをデータ書き
込み動作時にのみオンにするようにコラム選択スイッチ
を制御したことを特徴とする。

【００３０】この構成によれば、請求項１１と同様の作
用を有する。請求項１４記載の半導体記憶装置は、請求
項４記載の半導体記憶装置において、コラム選択スイッ
チの第１のＮ型トランジスタと並列に第２のＮ型トラン
ジスタを接続し、制御手段により第１のＮ型トランジス
タをデータ書き込み動作時およびデータ読み出し動作の
両方でオンにし、第２のＮ型トランジスタをデータ書き
込み動作時にのみオンにするようにコラム選択スイッチ
を制御したことを特徴とする。

【００３１】この構成によれば、請求項１１と同様の作
用を有する。

【００３２】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。（第１の実施の形態）図１は本発明の第１の実施の形態
における半導体記憶装置の主要構成を示す回路図であ
る。図１において、１はメモリセルであり、キャパシタ
１Ｃ１とＮ型トランジスタ（トランスファゲート）１Ｎ
１とからなる。２はビット線対ＢＩＴ，ＸＢＩＴに交差
結合したＮ型トランジスタ２Ｎ１，２Ｎ２とＰ型トラン
ジスタ２Ｐ１，２Ｐ２とを含むラッチ型のセンスアンプ
である。

【００３３】３はセンスアンプ２のＮ型トランジスタ２
Ｎ１，２Ｎ２を駆動するためのＮ型トランジスタ３Ｎ１
とセンスアンプ２のＰ型トランジスタ２Ｐ１，２Ｐ２を
駆動するためのＰ型トランジスタ３Ｐ１とを有するセン
スアンプドライバである。Ｎ型トランジスタ３Ｎ１は制
御端子の電位が制御信号ＳＮＮ１によって制御され、Ｐ
型トランジスタ３Ｐ１は制御端子の電位が制御信号ＳＰ
によって制御される。

【００３４】４はビット線対ＢＩＴ，ＸＢＩＴと入出力
線対ＤＬ，ＸＤＬの接続を制御するＮ型トランジスタ４
Ｎ１，４Ｎ２を含むコラム選択スイッチである。Ｎ型ト
ランジスタ４Ｎ１，４Ｎ２は制御端子の電位が制御信号
（コラムアドレスストローブ信号）ＣＳによって共通に
制御される。５は入力データを書き込むための入出力線
対ＤＬ，ＸＤＬ中に設けられたライトバッファであり、
バッファ５Ｂ１，５Ｂ２からなる。

【００３５】なお、各制御信号ＳＰ，ＳＮＮ１を発生す
る制御手段については図示を省略している。以上の構成
において、センスアンプドライバ３の構成が従来例と相
違し、その他は従来例と同様である。以上のように構成
された第１の実施の形態の半導体記憶装置のデータ書き
込み動作について、図２を参照しながら説明する。

【００３６】まず図１のワード線ＷＬの電位をＨレベル
にしてメモリセル１のトランスファゲートであるＮ型ト
ランジスタ１をオンにすることで、メモリセル１にすで
に書き込まれたデータをビット線対ＢＩＴ，ＸＢＩＴに
読み出す。読み出されたデータは、図２で示されるよう
にビット線対ＢＩＴ，ＸＢＩＴにプリチャージ電位付近
で微少な電位差を生じさせる。

【００３７】つぎに、時刻ｔ０で制御信号ＳＮＮ１およ
びＳＰを活性化させ、Ｎ型トランジスタ９Ｎ１の制御端
子の電位がＬレベルからＨレベルへ移行させるととも
に、Ｐ型トランジスタ９Ｐ１の制御端子の電位がＨレベ
ルからＬレベルへ移行させることによって、センスアン
プドライバ３のＮ型トランジスタ３Ｎ１およびＰ型トラ
ンジスタ３Ｐ１がそれぞれオンとなり、センスアンプド
ライバ３の信号線ＳＡＮの電位がＬレベルとなり、信号
線ＳＡＰの電位がＨレベルとなる。その結果、センスア
ンプ２が駆動され、図２に示されるようにビット線ＢＩ
ＴがＨレベルまで、またビット線ＸＢＩＴがＬレベルま
で増幅される。

【００３８】続いて、時刻ｔ１で制御信号（コラムアド
レスストローブ信号）ＣＳがＬレベルからＨレベルへ移
行すると、コラム選択スイッチ４の制御端子の電位がＬ
レベルからＨレベルへ移行することになり、コラム選択
スイッチ４が活性化し、つまりトランスファゲートであ
るＮ型トランジスタ４Ｎ１，４Ｎ２がオンとなり、これ
によってビット線対ＢＩＴ，ＸＢＩＴが入出力線対Ｄ
Ｌ，ＸＤＬに接続される。

【００３９】このとき、入出力線対ＤＬ，ＸＤＬにメモ
リセル１の記憶データとは反転したデータが入力される
ので、コラム選択スイッチ４のＮ型トランジスタ４Ｎ
１，４Ｎ２を含むライトバッファ５のＮ型トランジスタ
（図示せず）によるビット線ＢＩＴのＨレベルをＬレベ
ルに書き換える能力が、センスアンプドライバ３のＮ型
トランジスタを含むセンスアンプ２のＮ型トランジスタ
によるビット線ＸＢＩＴのＬレベルをラッチする能力よ
り勝ることによって、時刻ｔ２でビット線対ＢＩＴ，Ｘ
ＢＩＴの電位が反転する。

【００４０】ここで、センスアンプドライバ３のＮ型ト
ランジスタの制御端子に加える制御信号ＳＮＮ１を、ビ
ット線対ＢＩＴ，ＸＢＩＴが増幅されるセンス動作開始
後（図２の時刻ｔ０）、コラム選択スイッチ４の制御端
子に加える制御信号ＣＳが活性化する以前（図２の時刻
ｔ１）に非活性化する制御を行うことで、センスアンプ
２のＮ型トランジスタの駆動能力を低下させる。この制
御は、図示しない制御手段によって行われる。

【００４１】このように、センスアンプ２のＮ型トラン
ジスタ２Ｎ１，２Ｎ２の駆動能力を低下させた後、ライ
トバッファ５のＮ型トランジスタがビット線ＢＩＴのＨ
レベルを反転させるため、従来のビット線対ＢＩＴ，Ｘ
ＢＩＴの反転速度（図９の時刻ｔ１から時刻ｔ６）より
も速く、その結果、データ書き込み時間は短縮される。

【００４２】以上のように、第１の実施の形態によれ
ば、データ書き込み動作時に、コラム選択スイッチ４が
オンとなる以前にセンスアンプドライバ３のＮ型トラン
ジスタ３Ｎ１をオフにするようにセンスアンプドライバ
３を制御手段により制御したので、データ書き込み動作
時におけるセンスアンプ２のラッチ能力を弱めることが
でき、データ書き込み動作時におけるビット線対ＢＩ
Ｔ，ＸＢＩＴの電位の反転速度を速くすることが、デー
タ書き込み時間を短縮することができる。しかも、デー
タ書き込み時間を短縮するために、センスアンプ２中の
Ｎ型トランジスタ２Ｎ１，２Ｎ２の能力を小さくする必
要はないので、センス動作時間が長くなったり、誤動作
を起こすことなく、またコラム選択スイッチ４のＮ型ト
ランジスタ４Ｎ１，４Ｎ２の能力を大きくする必要はな
いので、データ読み出し動作時に誤動作を招くことはな
い。

【００４３】（第２の実施の形態）本発明の第２の実施
の形態における半導体記憶装置は、第１の実施の形態の
センスアンプドライバ３のＮ型トランジスタ３Ｎ１の制
御端子に加える制御信号ＳＮＮ１の制御手段を変更した
例を示すものであり、構成主要図として図１を使用して
説明する。この第２の実施の形態は、第１の実施の形態
に比べてデータ書き込み時間を短縮できる効果がある。

【００４４】この実施の形態では、データ書き込み動作
時に図３に示すように、センスアンプドライバ３のＮ型
トランジスタ３Ｎ１の制御端子に加える制御信号ＳＮＮ
１を時刻ｔ０で活性化した後、ビット線ＸＢＩＴのＬレ
ベル増幅中の時刻ｔ３で非活性化する制御を行うもので
ある。以上のように、第２の実施の形態によれば、第１
の実施の形態の効果に加えて、複雑な昇圧回路を必要と
せずビット線ＸＢＩＴのＬレベルを接地電位（０Ｖ）か
ら昇圧することで、ビット線ＢＩＴのＨレベルとの電位
差が小さくなり、さらにビット線電位の反転時間（図３
の時刻ｔ１から時刻ｔ４）を短くできる。その結果、デ
ータ書き込み時間をさらに短縮できる。

【００４５】（第３の実施の形態）図４は本発明の第３
の実施の形態における半導体記憶装置の主要構成を示す
回路図である。図４において、１はメモリセル、２はセ
ンスアンプ、４はコラム選択スイッチ、５はライトバッ
ファで、これらは従来例の構成と同じである。６はセン
スアンプ２に含まれるＮ型トランジスタ２Ｎ１，２Ｎ２
を駆動させ制御信号ＳＮＮ１によって制御されるＮ型ト
ランジスタ６Ｎ１と、Ｎ型トランジスタ６Ｎ１と並列に
接続されて制御信号ＳＮＰによって制御されるＰ型トラ
ンジスタ６Ｐ２、センスアンプ２に含まれるＰ型トラン
ジスタ２Ｐ１，２Ｐ２を駆動させ制御信号ＳＰによって
制御されるＰ型トランジスタ６Ｐ１から構成されたセン
スアンプドライバであり、このセンスアンプドライバ６
の構成が従来例とは異なる。この実施の形態は、第１お
よび第２の実施の形態と融合することにより効果が得ら
れるものである。

【００４６】以上のように構成されたこの実施の形態の
半導体記憶装置のデータ書き込み動作は、第１および第
２の実施の形態の半導体記憶装置のデータ書き込み動作
に追加されるものであり、その動作の例（第２の実施の
形態と組み合わせたものを示す）を図５を基に説明す
る。注目すべき点は、センスアンプドライバ６のＮ型ト
ランジスタ６Ｎ１に並列に接続されたＰ型トランジスタ
６Ｐ２の動作である。このＰ型トランジスタ６Ｐ２は、
Ｎ型トランジスタ６Ｎ１が時刻ｔ０でオンとなるのと同
時にオンにする制御を制御端子に与える制御信号ＳＮＰ
で行い、ビット線ＸＢＩＴの電圧がＶ０になる時刻ｔ５
でＮ型トランジスタ６Ｎ１がオフとなった後もデータ書
き込み動作が終了するまでオンし続ける。その結果、ビ
ット線ＸＢＩＴの電位は、コラム選択スイッチ４のＮ型
トランジスタ４Ｎ１，４Ｎ２の制御端子に加えられる制
御信号（コラムアドレスストローブ信号）ＣＳが時刻ｔ
１で活性化されるまでＰ型トランジスタ６Ｐ２のしきい
値電圧Ｖ１に保持される。なお、制御信号ＳＮＰを制御
信号ＳＰ，ＳＮＰとともに発生するための制御手段につ
いては図示を省略している。

【００４７】以上のように、この実施の形態によれば、
第１および第２の実施の形態の効果によるデータ書き込
み時間の短縮とともに、Ｎ型トランジスタ６Ｎ１をオフ
にした後の信号線ＳＡＮがハイインピーダンス状態（以
下、Ｈｉ−Ｚ状態と記す）になり、その影響によるビッ
ト線ＸＢＩＴのＬレベルがＨｉ−Ｚ状態になるのを防ぐ
ことができる。その結果、データ書き込み動作時の誤動
作を招くという問題を解消することができる。

【００４８】また、常にビット線ＸＢＩＴのＬレベルを
Ｐ型トランジスタ６Ｐ２のしきい値電圧分（図５の電圧
Ｖ１）昇圧できる。これは、第２の実施の形態によるビ
ット線対ＢＩＴ，ＸＢＩＴのＬレベルの昇圧制御の手段
より、センスアンプ２のセンス能力に左右されず安定し
た昇圧レベルを保証できる点で有効である。（第４の実施の形態）本発明の第４の実施の形態におけ
る半導体記憶装置は、第３の実施の形態のコラム選択ス
イッチ４のＮ型トランジスタ４Ｎ１，４Ｎ２の制御端子
に加える制御信号ＣＳの制御手段を変更した例を示すも
のであり、構成主要図として図６を使用する。図６にお
いて、１はメモリセル、２はセンスアンプ、５はライト
バッファで、これらは従来例の構成と同じである。６は
センスアンプドライバで第３の実施の形態の構成と同じ
である。７はコラム選択スイッチで、制御端子に加える
制御信号ＣＳ１で制御されている。この実施の形態は、
第３の実施の形態のみならず、第１および第２の実施の
形態と融合することによっても効果が得られる。

【００４９】この実施の形態では、コラム選択スイッチ
７のＮ型トランジスタの制御端子に加える制御信号ＣＳ
１の活性化レベルを、データ書き込み動作時には内部電
源電圧（Ｖｉｎｔ）にし、データ読み出し動作時には内
部電源電圧（Ｖｉｎｔ）と接地電圧（ＶＳＳ）の中間値
に制御する。これによって、コラム選択スイッチ７のト
ランジスタ能力を制御する。

【００５０】このように、データ書き込み動作時にはコ
ラム選択スイッチ７で律速するライトバッファ５側のデ
ータ書き込み能力に充分な能力を使える。さらに、その
ままではデータ読み出し動作時、コラム選択スイッチ７
が過剰能力となるので、制御信号ＣＳ１の活性化レベル
を内部電源電圧（Ｖｉｎｔ）と接地電圧（ＶＳＳ）の中
間値とすることによってコラム選択スイッチ７の能力を
抑え誤動作を招くという問題を解消できる。

【００５１】以上のように、この実施の形態によれば、
コラム選択スイッチ７の第１のＮ型トランジスタ７Ｎ
１，７Ｎ２の制御端子に加える制御信号ＣＳ１の電位
を、データ書き込み動作時には内部電源電位（Ｖｉｎ
ｔ）で制御し、データ読み出し時には内部電源電位（Ｖ
ｉｎｔ）と接地電位（ＶＳＳ）の中間電位で制御したの
で、コラム選択スイッチ７のトランジスタサイズを十分
に大きくすることで、データ書き込み時にはコラム選択
スイッチ７で律速するライトバッファ６側のデータ書き
込みに十分な能力を使え、しかも、データ読み出し動作
時にはコラム選択スイッチ７の過剰な能力を抑えること
ができるので、データ書き込み動作時におけるビット線
対ＢＩＴ，ＸＢＩＴの電位の反転速度を速くすることが
でき、データ書き込み時間を短縮することができ、しか
もデータ読み出し動作時の誤動作を招くという問題を解
消できる。また、センスアンプ２の能力自体を小さくす
るものではないため、センス動作時間が長くなるもので
はない。

【００５２】なお、コラム選択スイッチ７の制御端子に
加える制御信号ＣＳ１の活性化レベルは前述２値の組み
合わせに限定されず、データ書き込み動作時の制御信号
ＣＳ１の活性化レベルがデータ読み出し動作時の制御信
号ＣＳ１の活性化レベルより高ければよい。（第５の実施の形態）図７は本発明の第５の実施の形態
における半導体記憶装置の主要構成を示す回路図であ
る。図７において、１はメモリセル、２はセンスアン
プ、５はライトバッファで、これらは従来例の構成と同
じである。６はセンスアンプドライバで第３の実施の形
態の構成と同じである。８はコラム選択スイッチで第１
のＮ型トランジスタと並列に第２のＮ型トランジスタが
接続されていて、それぞれ制御端子が制御信号ＣＳ２お
よびＣＳ３で制御される構成を備えている。この実施の
形態は、第３の実施の形態のみならず、第１および第２
の実施の形態と融合することによっても効果が得られ
る。

【００５３】以上のように構成されたこの実施の形態の
半導体記憶装置のデータ書き込み動作は、第３の実施の
形態の動作に加えて、コラム選択スイッチ８の第１のＮ
型トランジスタ８Ｎ１，８Ｎ２を従来例と同様の制御で
使用するが、第２のＮ型トランジスタ８Ｎ３，８Ｎ４は
データ書き込み動作時にオンしデータ読み出し動作時に
はオフする制御を行う。

【００５４】このように、データ書き込み動作時にはコ
ラム選択スイッチ８の第１および第２のＮ型トランジス
タ８Ｎ１，８Ｎ２，８Ｎ３，８Ｎ４をオンにすることで
充分な書き込み能力を使える。さらに、そのままではデ
ータ読み出し動作時、コラム選択スイッチ８が過剰能力
となるので、第２のＮ型トランジスタ８Ｎ３，８Ｎ４を
オフにすることによってコラム選択スイッチ８の能力を
抑えることにより、誤動作を招くという問題を解消でき
る。以上のように、この実施の形態によれば、コラム選
択スイッチ８の第１のＮ型トランジスタ８Ｎ１，８Ｎ２
に並列に第２のＮ型トランジスタ８Ｎ３，８Ｎ４をそれ
ぞれ接続し、第１のＮ型トランジスタ８Ｎ１，８Ｎ２を
データ書き込み動作時およびデータ読み出し動作の両方
でオンにし、第２のＮ型トランジスタ８Ｎ３，８Ｎ４を
データ書き込み動作時にのみオンにするようにコラム選
択スイッチ８を制御したので、データ書き込み時にはコ
ラム選択スイッチ８で律速するライトバッファ５側のデ
ータ書き込みに十分な能力を使え、しかも、データ読み
出し動作時にはコラム選択スイッチ８の過剰な能力を抑
えることができるので、データ書き込み動作時における
ビット線対ＢＩＴ，ＸＢＩＴの電位の反転速度を速くす
ることができ、データ書き込み時間を短縮することがで
き、しかもデータ読み出し動作時の誤動作を招くという
問題を解消できる。また、センスアンプ２の能力自体を
小さくするものではないため、センス動作時間が長くな
るものではない。

【００５５】

【発明の効果】本発明の請求項１記載の半導体記憶装置
によれば、データ書き込み動作時に、コラム選択スイッ
チがオンとなる以前にセンスアンプドライバのＮ型トラ
ンジスタをオフにするようにセンスアンプドライバを制
御したので、データ書き込み動作時におけるセンスアン
プのラッチ能力を弱めることができ、データ書き込み動
作時におけるビット線対の電位の反転速度を速くするこ
とができ、データ書き込み時間を短縮することができ
る。しかも、データ書き込み時間を短縮するために、セ
ンスアンプ中のＮ型トランジスタの能力を小さくする必
要はないので、センス動作時間が長くなったり、誤動作
を起こすことなく、またコラム選択スイッチのＮ型トラ
ンジスタの能力を大きくする必要はないので、データ読
み出し動作時に誤動作を招くことはない。

【００５６】請求項２記載の半導体記憶装置によれば、
センスアンプドライバのＮ型トランジスタと並列にＰ型
トランジスタを接続し、Ｐ型トランジスタをＮ型トラン
ジスタのオフ後も継続してオンに保持するようにセンス
アンプドライバを制御したので、センスアンプドライバ
のＮ型トランジスタをコラム選択スイッチがオンとなる
以前にオフにしたとしても、ビット線のＬレベルがハイ
インピーダンス状態となるのを防止することができ、デ
ータ書き込み動作時の誤動作を招くという問題を解消で
きる。また、ビット線のＬレベルをＰ型トランジスタの
しきい値電圧分だけ昇圧できるので、ビット線のＨレベ
ルとの電位差が小さくなり、ビット線の電位の反転時間
を短くすることができ、データ書き込み時間をさらに短
縮できる。しかも、センスアンプのセンス能力に左右さ
れず安定した昇圧レベルを保証できる。

【００５７】請求項３記載の半導体記憶装置によれば、
メモリセルから読み出されたデータがセンスアンプによ
って増幅されるセンス動作中に、センスアンプドライバ
のＮ型トランジスタをオフするようにセンスアンプドラ
イバを制御したので、複雑な昇圧回路を必要とせずに、
ビット線のＬレベルを接地電位から昇圧することが可能
で、ビット線のＨレベルとの電位差が小さくなり、ビッ
ト線の電位の反転時間を短くすることができ、データ書
き込み時間をさらに短縮できる。

【００５８】請求項４記載の半導体記憶装置によれば、
センスアンプドライバのＮ型トランジスタと並列にＰ型
トランジスタを接続し、Ｐ型トランジスタをＮ型トラン
ジスタのオフ後も継続してオンに保持するようにセンス
アンプドライバを制御したので、請求項３の効果に加
え、センスアンプドライバのＮ型トランジスタと並列に
Ｐ型トランジスタを接続し、Ｐ型トランジスタをＮ型ト
ランジスタのオフ後も継続してオンに保持するようにセ
ンスアンプドライバを制御したので、センスアンプドラ
イバのＮ型トランジスタをコラム選択スイッチがオンと
なる以前にオフにしたとしても、ビット線のＬレベルが
ハイインピーダンス状態となるのを防止することがで
き、データ書き込み動作時の誤動作を招くという問題を
解消できる。

【００５９】請求項５記載の半導体記憶装置によれば、
コラム選択スイッチの第１のＮ型トランジスタの制御端
子の電位を、データ書き込み動作時には内部電源電位で
制御し、データ読み出し時には内部電源電位と接地電位
の中間電位で制御したので、コラム選択スイッチのトラ
ンジスタサイズを十分に大きくすることで、データ書き
込み時にはコラム選択スイッチで律速するライトバッフ
ァ側のデータ書き込みに十分な能力を使え、しかも、デ
ータ読み出し動作時にはコラム選択スイッチの過剰な能
力を抑えることができるので、データ書き込み動作時に
おけるビット線対の電位の反転速度を速くすることがで
き、データ書き込み時間を短縮することができ、しかも
データ読み出し動作時の誤動作を招くという問題を解消
できる。また、センスアンプの能力自体を小さくするも
のではないため、センス動作時間が長くなるものではな
い。

【００６０】請求項６記載の半導体記憶装置によれば、
コラム選択スイッチの第１のＮ型トランジスタに並列に
第２のＮ型トランジスタを接続し、第１のＮ型トランジ
スタをデータ書き込み動作時およびデータ読み出し動作
の両方でオンにし、第２のＮ型トランジスタをデータ書
き込み動作時にのみオンにするようにコラム選択スイッ
チを制御したので、データ書き込み時にはコラム選択ス
イッチで律速するライトバッファ側のデータ書き込みに
十分な能力を使え、しかも、データ読み出し動作時には
コラム選択スイッチの過剰な能力を抑えることができる
ので、データ書き込み動作時におけるビット線対の電位
の反転速度を速くすることができ、データ書き込み時間
を短縮することができ、しかもデータ読み出し動作時の
誤動作を招くという問題を解消できる。また、センスア
ンプの能力自体を小さくするものではないため、センス
動作時間が長くなるものではない。

【００６１】請求項７，８，９，１０記載の半導体記憶
装置によれば、コラム選択スイッチの第１のＮ型トラン
ジスタの制御端子の電位を、データ書き込み動作時には
内部電源電位で制御し、データ読み出し時には内部電源
電位と接地電位の中間電位で制御したので、コラム選択
スイッチのトランジスタサイズを十分に大きくすること
で、データ書き込み時にはコラム選択スイッチで律速す
るライトバッファ側のデータ書き込みに十分な能力を使
え、しかも、データ読み出し動作時にはコラム選択スイ
ッチの過剰な能力を抑えることができるので、データ読
み出し動作時の誤動作を招くという問題を解消できる。

【００６２】請求項１１，１２，１３，１４記載の半導
体記憶装置によれば、第１のＮ型トランジスタをデータ
書き込み動作時およびデータ読み出し動作の両方でオン
にし、第２のＮ型トランジスタをデータ書き込み動作時
にのみオンにするようにコラム選択スイッチを制御した
ので、データ書き込み時にはコラム選択スイッチで律速
するライトバッファ側のデータ書き込みに十分な能力を
使え、しかも、データ読み出し動作時にはコラム選択ス
イッチの過剰な能力を抑えることができるので、データ
読み出し動作時の誤動作を招くという問題を解消でき
る。

【図面の簡単な説明】

【図１】本発明の第１および第２の実施の形態における
半導体記憶装置の主要構成を示す回路図である。

【図２】本発明の第１の実施の形態における半導体記憶
装置のデータ書き込み動作を説明するためのタイムチャ
ートである。

【図３】本発明の第２の実施の形態における半導体記憶
装置のデータ書き込み動作を説明するためのタイムチャ
ートである。

【図４】本発明の第３の実施の形態における半導体記憶
装置の主要構成を示す回路図である。

【図５】本発明の第３の実施の形態における半導体記憶
装置のデータ書き込み動作を説明するためのタイムチャ
ートである。

【図６】本発明の第４の実施の形態における半導体記憶
装置の主要構成を示す回路図である。

【図７】本発明の第５の実施の形態における半導体記憶
装置の主要構成を示す回路図である。

【図８】従来の半導体記憶装置の主要構成を示す回路図
である。

【図９】従来の半導体記憶装置のデータ書き込み動作を
説明するためのタイムチャートである。

【符号の説明】

１メモリセル１Ｃ１キャパシタ１Ｎ１Ｎ型トランジスタ２センスアンプ２Ｎ１Ｎ型トランジスタ２Ｎ２Ｎ型トランジスタ２Ｐ１Ｐ型トランジスタ２Ｐ２Ｐ型トランジスタ３センスアンプドライバ３Ｎ１Ｎ型トランジスタ３Ｐ１Ｐ型トランジスタ４コラム選択スイッチ４Ｎ１Ｎ型トランジスタ４Ｎ２Ｎ型トランジスタ５ライトバッファ６センスアンプドライバ６Ｎ１Ｎ型トランジスタ６Ｐ１Ｐ型トランジスタ６Ｐ２Ｐ型トランジスタ７コラム選択スイッチ７Ｎ１Ｎ型トランジスタ７Ｎ２Ｎ型トランジスタ８コラム選択スイッチ８Ｎ１Ｎ型トランジスタ８Ｎ２Ｎ型トランジスタ８Ｎ３Ｎ型トランジスタ８Ｎ４Ｎ型トランジスタ９センスアンプドライバ９Ｎ１Ｎ型トランジスタ９Ｐ１Ｐ型トランジスタ

Claims

【特許請求の範囲】

【請求項１】メモリセルと、前記メモリセルに接続さ
れたビット線対と、前記ビット線対に交差結合されたＮ
型トランジスタを含むラッチ型のセンスアンプと、前記
センスアンプのＮ型トランジスタを駆動するＮ型トラン
ジスタを含むセンスアンプドライバと、入出力線対と、
前記ビット線対と前記入出力線対との接続を制御する第
１のＮ型トランジスタを含むコラム選択スイッチと、前
記入出力線中に設けられ入力データを前記入出力線対か
ら前記ビット線対を介して前記メモリセルに書き込むラ
イトバッファと、データ書き込み動作時に、前記コラム
選択スイッチがオンとなる以前に前記センスアンプドラ
イバのＮ型トランジスタをオフにするように前記センス
アンプドライバを制御する制御手段とを備えた半導体記
憶装置。
【請求項２】センスアンプドライバのＮ型トランジス
タと並列にＰ型トランジスタを接続し、前記Ｐ型トラン
ジスタを前記Ｎ型トランジスタのオフ後も継続してオン
に保持するように前記センスアンプドライバを制御手段
により制御したことを特徴とする請求項１記載の半導体
記憶装置。
【請求項３】メモリセルから読み出されたデータがセ
ンスアンプによって増幅されるセンス動作中に、センス
アンプドライバのＮ型トランジスタをオフするように前
記センスアンプドライバを制御手段により制御したこと
を特徴とする請求項１記載の半導体記憶装置。
【請求項４】センスアンプドライバのＮ型トランジス
タと並列にＰ型トランジスタを接続し、前記Ｐ型トラン
ジスタを前記Ｎ型トランジスタのオフ後も継続してオン
に保持するように前記センスアンプドライバを制御手段
により制御したことを特徴とする請求項３記載の半導体
記憶装置。
【請求項５】メモリセルと、前記メモリセルに接続さ
れたビット線対と、前記ビット線対に交差結合されたＮ
型トランジスタを含むラッチ型のセンスアンプと、前記
センスアンプのＮ型トランジスタを駆動するＮ型トラン
ジスタを含むセンスアンプドライバと、入出力線対と、
前記ビット線対と前記入出力線対との接続を制御する第
１のＮ型トランジスタを含むコラム選択スイッチと、前
記入出力線中に設けられ入力データを前記入出力線対か
ら前記ビット線対を介して前記メモリセルに書き込むラ
イトバッファと、前記コラム選択スイッチの第１のＮ型
トランジスタの制御端子の電位を、データ書き込み動作
時には内部電源電位で制御し、データ読み出し時には内
部電源電位と接地電位の中間電位で制御する制御手段と
を備えた半導体記憶装置。
【請求項６】メモリセルと、前記メモリセルに接続さ
れたビット線対と、前記ビット線対に交差結合されたＮ
型トランジスタを含むラッチ型のセンスアンプと、前記
センスアンプのＮ型トランジスタを駆動するＮ型トラン
ジスタを含むセンスアンプドライバと、入出力線対と、
前記ビット線対と前記入出力線対との接続を制御する第
１のＮ型トランジスタを含むコラム選択スイッチと、前
記入出力線中に設けられ入力データを前記入出力線対か
ら前記ビット線対を介して前記メモリセルに書き込むラ
イトバッファと、前記コラム選択スイッチの第１のＮ型
トランジスタに並列に第２のＮ型トランジスタを接続
し、前記第１のＮ型トランジスタをデータ書き込み動作
時およびデータ読み出し動作の両方でオンにし、前記第
２のＮ型トランジスタをデータ書き込み動作時にのみオ
ンにするように前記コラム選択スイッチを制御する制御
手段とを備えた半導体記憶装置。
【請求項７】制御手段によりコラム選択スイッチの第
１のＮ型トランジスタの制御端子の電位を、データ書き
込み動作時には内部電源電位で制御し、データ読み出し
時には内部電源電位と接地電位の中間電位で制御するよ
うにしたことを特徴とする請求項１記載の半導体記憶装
置。
【請求項８】制御手段によりコラム選択スイッチの第
１のＮ型トランジスタの制御端子の電位を、データ書き
込み動作時には内部電源電位で制御し、データ読み出し
時には内部電源電位と接地電位の中間電位で制御するよ
うにしたことを特徴とする請求項２記載の半導体記憶装
置。
【請求項９】制御手段によりコラム選択スイッチの第
１のＮ型トランジスタの制御端子の電位を、データ書き
込み動作時には内部電源電位で制御し、データ読み出し
時には内部電源電位と接地電位の中間電位で制御するよ
うにしたことを特徴とする請求項３記載の半導体記憶装
置。
【請求項１０】制御手段によりコラム選択スイッチの
第１のＮ型トランジスタの制御端子の電位を、データ書
き込み動作時には内部電源電位で制御し、データ読み出
し時には内部電源電位と接地電位の中間電位で制御する
ようにしたことを特徴とする請求項４記載の半導体記憶
装置。
【請求項１１】コラム選択スイッチの第１のＮ型トラ
ンジスタと並列に第２のＮ型トランジスタを接続し、前
記第１のＮ型トランジスタをデータ書き込み動作時およ
びデータ読み出し動作の両方でオンにし、前記第２のＮ
型トランジスタをデータ書き込み動作時にのみオンにす
るように前記コラム選択スイッチを制御手段により制御
したことを特徴とする請求項１記載の半導体記憶装置。
【請求項１２】コラム選択スイッチの第１のＮ型トラ
ンジスタと並列に第２のＮ型トランジスタを接続し、前
記第１のＮ型トランジスタをデータ書き込み動作時およ
びデータ読み出し動作の両方でオンにし、前記第２のＮ
型トランジスタをデータ書き込み動作時にのみオンにす
るように前記コラム選択スイッチを制御手段により制御
したことを特徴とする請求項２記載の半導体記憶装置。
【請求項１３】コラム選択スイッチの第１のＮ型トラ
ンジスタと並列に第２のＮ型トランジスタを接続し、前
記第１のＮ型トランジスタをデータ書き込み動作時およ
びデータ読み出し動作の両方でオンにし、前記第２のＮ
型トランジスタをデータ書き込み動作時にのみオンにす
るように前記コラム選択スイッチを制御手段により制御
したことを特徴とする請求項３記載の半導体記憶装置。
【請求項１４】コラム選択スイッチの第１のＮ型トラ
ンジスタと並列に第２のＮ型トランジスタを接続し、前
記第１のＮ型トランジスタをデータ書き込み動作時およ
びデータ読み出し動作の両方でオンにし、前記第２のＮ
型トランジスタをデータ書き込み動作時にのみオンにす
るように前記コラム選択スイッチを制御手段により制御
したことを特徴とする請求項４記載の半導体記憶装置。