JPS6052516B2 - 半導体メモリ回路 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体メモリ回路、特にスタティック形半導
体メモリ回路に関する。

一般にスタティック形の半導体メモリ回路は、Ｙ方向
に沿つて伸びる一対のビットライン（ＢＬ、ＢＬ）と、
該一対のビットラインに挾まれるように接続される多数
個のメモリセルと、該一対のビットライン（ＢＬ、ＢＬ
）にそれぞれ挿入さ れる一対のロードトランジスタと
、前記多数個のメモリセルの各々を選択するための、Ｘ
方向に伸びるワードライン等を基本的な構成要素として
構成される。

このような構成の半導体メモリ回路において、従来より
２つの問題がありこの種の半導体メモリ回路における欠
点となつていた。先ず第１の問題は消費電力が不必要に
大となることである。というのは上記半導体メモリ回路
においては、前記一対のロードトランジスタのいずれか
一方を通じて前記一対のビットラインの一方に常に定常
的な電流を流すという形式がとられているからである。
そして第２の問題はアクセスタイムをより高速にするこ
とが困難であるということである。この第２の欠点を生
じさせる原因は２つある。第１の原因は、アクセスされ
たメモリセルからビットラインに情報を読出す際、当該
メモリセル内のトランジスタを通して前記定常的な電流
を引き込みながら且つ同時に該ビットライン上に情報を
移し代えるわけであるから、当然に読出し速’度にブレ
ーキがかけられてしまうことである。第２の原因として
はｇｍ（相互コンダクタンス）、主として前記ロードト
ランジスタのｇｍが挙げられる。一般に、アセスタイム
の向上を図るにはｇｍは大きければ大きい程良いことが
知られている。・ところが、一方、ｇｍを大にするため
にはトランジスタそのもののサイズを大にしなければな
らないことも良く知られている。この場合、集積度の増
大を図るべく、結局ｇｍを小にする方向に設計されてし
まうのが普通であり、このためにアクセスタイムが犠性
となつてしま・うこととなつた。そこで本出願人は上記
問題点を解決すべく、次のような半導体メモリ回路を提
案した。（特開昭５８−４１４８４号）。これは、『一
対のビツトラインと、該一対のビツトラインに係合する
メモリセルと、前記一対のビツトラインにそれぞれ挿入
される一対のロードトランジスタと、該メモリセルをア
クセスするためのワードラインとを含んでなる半導体メ
モリ回路において、一対のレベルコンバータを設け、該
一対のレベルコンバータはそれぞれ対応する前記一対の
ビツトラインの一方に現われる論理信号をレベル変換し
てそれぞれ対応する前記一対のロードトランジスタの一
方の制御電極に印加するようにした』ことを特徴とする
ものである。かくして、既述の第１および第２の問題点
はかなり効果的に解決される。ところが前記アクセスタ
イムについて見ると、さらに工夫を施すことにより、こ
れをもう少し高速化できることが判明した。従つて本発
明の目的は、低消費電力で且つアクセスタイムの大幅な
向上が図れる半導体メモリ回路を提案することである。

上記目的に従い本発明は、一対のロードトランジスタの
Ｇｍをアクセス時における情報によつて見かけ上可変と
し、従来一般における定常的な電流を当該情報に応じて
制御するようにした半導体メモリ回路であつて、さらに
一対のビツトラインに係合する一対のゲート回路を設け
、該ゲート回路は前記アクセスの開始直後に発生せしめ
られるゲートパルスφによつて共に所定期間オフとなり
、前記一対のロードトランジスタは該一対のゲート回路
がオフとなるのと同時にオフになるようにしたことを特
徴とするものである。

以下図面に従つて本発明を説明する。

第１図は一般的なスタテイツク形半導体メモリ回路を示
す回路図である。

本図において、ＢＬおよびは一対のビツトラインであり
、該一対のビツトラインＢＬ，に係合して多数個のメモ
リセルＭＣが配設される。該一対のビツトラインＢＬ，
ＢＬには又、一対のロードトランジスタＱｌ，Ｑ２がそ
れぞれ挿入される。一方、メモリセルＭＣにはワードラ
インＷＬが係合しており、前記ビツトラインおよびワー
ドラインによつて所望のメモリセルＭＣが捕捉される。
なお、実際には多数個のメモリセル、多数対のビツトラ
インおよび多数本のワードラインが存在するが図示して
いない。又、各ビツトイン対には情報書込み用のライト
バツフアおよび情報読出し用のセンスアンプが設けられ
ているが図示していない。今仮にメモリセルＭＣのＢＬ
側に論理Ｌ（従つてｆに論理Ｈ）がストアされているも
のとし、且つ今当該メモリセルＭＣがワードラインＷＬ
によりアクセスされたものとする。

この場合の各トランジスタの状態は先ず論理ＬおよびＨ
が図示するようにストアされていることからトランジス
タ９がオン，トランジスタＱ６がオフである。そして、
ワードラインＷＬよりアクセスがあつたことからトラン
ジスタＱ３およびトランジスタＱ４が共にオンとなる。
そうすると、トランジスタＱ３およびＱ，が共にオンに
なることから、電源。

よりアースＧＮＤに向つて図中点線のルートで、トラン
ジスタＱ１を通し、電流１が流れる。これは当該メモリ
セルＭＣがアクセスされ続けている限り定常的に流れる
ものであり、これが前述した定常的な電流である。これ
は、とりもなおさず消費電力の無駄となつて現われる（
既述の第１の問題点）。一方、読出しアクセス時につい
てみると、この定常的な電流１をトランジスタＱ３およ
びｑで引きながら読出し動作を行なうことになるかこと
から、メモリセルＭＣからみると、ビツトラインＢＬの
容量負荷のみならずこの定常的な電流負荷も重畳した形
で読出し動作を行なわなければならずアクセスタイムの
高速化が図れない（既述の第２の問題点）。そこて本出
願人は本願と同日付出願（特開昭５８一４１４８４号）
の半導体メモリ回路（以下、同時提案の半導体メモリ回
路と称す）により、上記問題を一応解決した。この同時
提案の半導体メモリ回路は、ロードトランジスタＱｌ，
Ｑ２のＧｍに着目する。つまり、消費電力およびアクセ
スタイムに関し、これらを改良するように適宜Ｇ．．を
可変とする。具体的には、既述の如く、アクセスタイム
の向上に関してはＧｍを大にし、又、消費電力について
は前記電流１の立上り以降Ｇｍを小にする。ところが一
般にこのＧ．ｎは固定的で且つ相対的に小である。小で
あるのは実装密度を上げるためである。このため同時提
案の発明ではこのＧｍを適宜可変するよう“゜レベルコ
ンバータを導入する。このレベルコンバータは一対存在
し、それぞれ対応する前記一対のビツトラインＢＬ，の
一方に現われる論理信号をレベル変換して、それぞれ対
応する前記一対のロードトランジスタの一方の制御電極
に印加する働きをなす。第２図は同時提案の半導体メモ
リ回路の第１例を示す回路図である。

本図において、第１図と同一の構成要素には同一の参照
記号を付して示す。従つて、本図中のＬＣｌおよびＬＣ
２が同時提案の半導体メモリ回路によつて導入された一
対のレベルコンバータである。レベルコンバータ（１）
１およびＬＣ２はそれぞれ、ビツトラインＢＬおよび肛
の論理信号を受信してレベル変換し、これらをそれぞれ
ロードトランジタＱ１およびＱ２の各制御電極（図では
ＦＥＴのゲート）に印加する。動作は次のとおりである
。

第１図の説明を再び用いると、トランジスタＱ側がＬ１
トランジスタ９側がＨの状態でワードラインＷＬにより
当該メモリセルＭＣがアクセスされると、先ずは前記の
電流１が立上る。この電流１が立上る以前はビツトライ
ンＢＬの論理レベルは十分にＬに引き込まれておらずむ
しろＨのレベルにある。このビツトラインＢＬのレベル
Ｈを、レベルコンバータＬＣｌにより十分にレベル変換
して、ロードトランジスタＱ１のゲートに、十分高いＨ
レベルとして印加している。すると、該ロードトランジ
スタＱ１は十分にオン状態を維持していることになる（
Ｇ．ｎ大）。このオン状態で、先のように、メモリセル
ＭＣがアクセスされれば電流１は急速に立上ることにな
る。そしてこの電流１はトランジスタＱ３，Ｑ５を経て
アースＧＮＤに引き込まれビツトラインＢＬの論理はＬ
に向つて落ち込む。すると今度は、レベルコンバ一列℃
１はこのＬに落ち込む論理レベルを十分にレベル変換す
ることになるから、ロードトランジスタＱ１のゲートに
は十分低いＬレベルが印加される。このため、ロードト
ランジスタＱ１は急速にオフになつてしまい、その後こ
のオフ状態を維持する（Ｇ．．小）。かくの如く、ロー
ドトランジスタＱ１がメモリセルＭＣのアクセス後急速
にオフになることは極めて有益である。

というのは、メモリセルＭＣがアクセスされると共に電
流１が急速に減少するから、メモリセルＭＣからみたと
き、情報の読出し動作中、本来のビツトラインの容量負
荷のみが存在し最早、電流負荷（電流１の引込みによる
負荷）は存在しなくなる。これはアクセスタイムの向上
につながり、既述の第２の問題点を排除したことになる
。同時に、電流１が急速に減少し且つそのままほぼ零を
維持するということは、消費電力の改善につながり、既
述の第１の問題点を排除したことになる。第３図は同時
提案の半導体メモリ回路の第２の例を示す回路図である
。

本図において、第１図と同一の構成要素には同一の参照
記号を付して示す。従つて田および匡が同時提案の半導
体メモリ回路によつて導入された一対のレベルコンバー
タである。これらレベルコンバータＬＣ，Ｙｊ−と前述
のレベルコンバータ圧、，ＬＣ２との相違はＧＴｎを変
化させるための論理信号を自らの側より得るか（自己帰
還形）又は相手側より得るか（相互帰還形）にある。こ
れは、メモリセルＭＣにおけるビツトライン対ＢＬ，肛
の論理の相補性に着目したものである。従つて第３図の
レベルコンバータ托，匡はレベルの反転（Ｈ→Ｌ，Ｌ→
Ｈ）機能を併せ持つ。然し、動作原理と効果は第２図に
示した半導体メモリ回路とほぼ同様である。前述したレ
ベルコンバータＬＣ，［Ｃは最も単純には共にインバー
タで良い。又、レベルコンバータＬＣｌ，ＬＣ２はレベ
ル反転を伴わないから、該インバータを２段縦属接続し
たものを用いれば良い。インバータは極めて一般的であ
り、ＦＥＴが２個直列接続されたものである。その形態
はＣＭＯＳ回路でも、Ｅ（Ｅｎｈａｎｃｅｍｅｎｔ）／
Ｄ（ＤｅｐｌｅｔｊＯｎ）形回路でも構わない。ＣＭＯ
Ｓ回路であれば、ロードトランジスタのゲートに対する
定常電流がはぼ零となり、消費電力の点で好ましい。然
しＥ／Ｄ形の回路を使用しても、ロードトランジスタの
ゲート容量はビツトライン容量に比べれば極少であるか
・ら、消費電力が問題となることは殆んどない。ところ
で本発明の狙いは、前述した同時提案の回路について、
アクセスタイムに関しさらに改良を加えることにある。
すなわちアクセスタイムをさらに短縮する。ノ 第４図
は本発明の半導体メモリ回路が有すべき動作特性を説明
するための波形図である。

ただし、本図中のｄ欄は同時提案の半導体メモリ回路（
第２図，第３図）についての波形図であり、アクセスタ
イムにまだ改良の余地があることを示している。アクセ
スタイムとは、ビツトラインＢＬおよび肛間のレベル差
が所定の値を超えるまでの時間を意味するから、ｄ欄の
波ルＢＬ，をさらにシヤープに立上げ又は立下げれば、
アクセスタイムは向上する筈である。なお、第４図中の
ａ欄はロウアドレス入力、すなわちワードデコーダに対
し外部から印加されるアドレス信号ＡＤの波形を示し、
さらにｂ欄はワードラインＷＬのレベル変化を示す。メ
モリセルＭＣがアクセスされるときは、当該ワードライ
ンＷＬがＬからＨレベルに切換わる。本発明を特徴づけ
る波形図は第４図のｃおよびｅ欄に示される。

同ｅ欄によれば、一対のビツトライＢＬおよび佃間のレ
ベル差はシヤープであり、アクセスタイムがｄ欄の場合
よりも短縮されている。このようなアクセスタイムの短
縮が図れたのはゲートパルスφ（ｃ欄）が導入されたか
らに他ならない。該ゲートパルスφはアクセスの開始（
ロウアドレス入力の切換時）直後に発生せしめられ、所
定期間ｔの間ゲート回路をオフとする。このゲート回路
は本発明に固有のものであり、これについて図示する。
第５図は第２図の回路中に本発明に係るゲート回路を組
み込んだ第一実施例を示す回路図である。

本図において、参照記号φ，Ｇｌ，Ｇ２を除く他の構成
要素は既に説明したとおりである。ここにＧ１およびＧ
２は一対のゲート回路を示し、図ではトランジスタとし
て示される。前述した設例によれば、メモリセルＭＣを
アクセスしたとき、ビツトラインＢＬの情報Ｌが読み出
される。ビツトラインＢＬのレベルはＬに向うため、や
がてロードトランジスタＱ１は、レベルコンバータＬＣ
ｌを介してオフとなりこのオフ状態を維持する。然し、
かくの如くロードトランジスタＱ１がやがてオフするの
では遅過ぎであり、前述したように、この間メモリセル
ＭＣは前述した定常的な電流を余計に引き込むことにな
る。そこで、一対のゲート回路Ｇ１およびＧ２をさらに
導入し、ロードトランジスタＱ１のオン、オフ如何に拘
らず、電源ＣＯとの接続を、前記所定期間ｔ中しや断す
るものとする。そうすると、メモリセルＭＣは余分な電
流（前記定常的な電流）を放電させることなしに即座に
ビツトラインＢＬをＬレベルへ導くことができる。この
とき、ゲート回路Ｇ２もオフとなるからビツトライＡ酊
側の充電はメモリセルＭＣ側から行なわれることになる
。ただし、ビツトラインＢＬが時刻ｔ１（第４図）で十
分にＬレベルになつた以降は、時刻Ｔ２（第４図）でゲ
ート回路Ｇ１およびＧ２をオンとし、ビツトラインｌを
Ｖｃｃ側より急速に充電する（このときロードトランジ
スタＱ２もオンになつている）。なお、ゲート回路Ｇ１
が時刻ち以降にオンになつても、ロードトランジスタＱ
１の方は既にオフしており、ビツトラインＢＬ”のＬレ
ベルを変化させることはない。第６図は第２図の回路中
に本発明に係るゲート回路を組み込んだ第一実施例の変
形例を示す回路図である。

本図において、江℃１およびＬＣＧ２がそのゲート回路
である。この変形例では、第５図のようにトランジスタ
Ｇｌ，Ｇ２を積極的に導入することなしに、既存のレベ
ルコンバータＬＣｌおよびＬＣ２をＡＮＤゲートとして
組み立て、前述した第５図の動作と全く同じ動作を実現
している。ゲートパルスφがＬレベルの間、ロードトラ
ンジスタＱ１およびＱ２が共にオフを保ち、第４図の時
刻ｔ１で早々にビツトラインＢＬはＬレベルとなる。そ
の後、ゲートパルスφがＨレベルに変化しても、ＬＣＧ
ｌはビツトラインＢＬ（７）Ｌレベルをロードトランジ
スタＱ１に供給し続け、これをオフとする。一方、ゲー
トパルスφがＨレベルになると、ゲ一Ｉ℃Ｇ２の２入力
はＨ，Ｈとなり、ロードトランジスタＱ２をオンし続け
る。上述の説明は第２図の回路をベースになされたが、
第３図の回路をベースにした場合も全く同様である。第
７図は第３図の回路中に本発明に係るゲート回路を組み
込んだ第二実施例を示す回路図であり、第８図は第３図
の回路中に本発明に係るゲート回路を組み込んだ第二実
施例の変形例を示す回路図である。

これら第二実施例は相互帰還形であり、前述した第一実
施例の自己帰還形と異なるが、ゲートパルスφにより、
アクセス直後から所定期間中のみロードトランジスタＱ
１およびＱ２を見かけ上強制的にオフにするという動作
原理は全く異なるところがない。なお、第８図のゲート
回路ＬＣＧ″１およびＬＣＧ″２はＮＯＲゲートとして
形成される。以上説明したように本発明によれば、従来
一般の半導体メモリ回路に比してアクセスタイムが大幅
に短縮され、しかも低消費電力の半導体メモリ回路が実
現される。

【図面の簡単な説明】

第１図は一般的なスタテイツク形半導体メモリ回路を示
す回路図、第２図は同時提案の半導体メモリ回路の第１
例を示す回路図、第３図は同時提案の半導体メモリ回路
の第２の例を示す回路図、第４図は本発明の半導体メモ
リ回路が有すべき動作特性を説明するための波形図、第
５図は第２図の回路中に本発明に係るゲート回路を組み
込んだ第一実施例を示す回路図、第６図は第２図の回路
中に本発明に係るゲート回路を組み込んだ第一実施例の
変形例を示す回路図、第７図は第３図の回路中に本発明
に係るゲート回路を組み込んだ第二実施例を示す回路図
、第８図は第３図の回路中に本発明に係るゲート回路を
組み込んだ第二実施例の変形例を示す回路図である。 ＭＣ・・・メモリセル、ＢＬ，籠・・・ビツトライン対
、Ｑｌ，Ｑ２・・・ロードトランジスタ対、ＬＣｌ，Ｌ
Ｃ２，田，［Ｃ◆●ルベルコンバータ、ＷＬｌ・ワード
ライン、Ｇｌ，Ｇ２・・・ゲート回路、ＬＣＧｌ，ＬＣ
Ｇ２，ＬＣＧ″１，ＬＣＧ′２・・・ゲート回路。

Claims (1)

1. 【特許請求の範囲】 １ 一対のビットラインと、該一対のビットラインに係
   合するメモリセルと、前記一対のビットラインにそれぞ
   れ挿入される一対のロードトランジスタと、該メモリセ
   ルをアクセスするためのワードラインと、一対のレベル
   コンバータとを有し、該一対のレベルコンバータはそれ
   ぞれ対応する前記一対のビットラインの一方に現われる
   論理信号をレベル変換してそれぞれ対応する前記一対の
   ロードトランジスタの一方の制御電極に印加するように
   した半導体メモリ回路において、前記一対のビットライ
   ンにそれぞれ係合する一対のゲート回路を設け、該一対
   のゲート回路は、前記アクセスの開始直後から所定期間
   発生せしめられるゲートパルスφによつてオフとなり且
   つ該一対のゲート回路のオフによつて前記一対のロード
   トランジスタを実質的にオフ状態とすることを特徴とす
   る半導体メモリ回路。 ２ 前記一対のゲート回路が前記一対のレベルコンバー
   タと一体に形成される特許請求の範囲第１項記載の半導
   体メモリ回路。