JPS6130348B2 - - Google Patents
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- JPS6130348B2 JPS6130348B2 JP56136066A JP13606681A JPS6130348B2 JP S6130348 B2 JPS6130348 B2 JP S6130348B2 JP 56136066 A JP56136066 A JP 56136066A JP 13606681 A JP13606681 A JP 13606681A JP S6130348 B2 JPS6130348 B2 JP S6130348B2
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- Japan
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- transistor
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- 239000004065 semiconductor Substances 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリ回路、特にスタテイツク
形半導体メモリ回路に関する。
形半導体メモリ回路に関する。
一般にスタテイツク形の半導体メモリ回路は、
Ｙ方向に沿つて伸びる一対のビツトラインBL，
と、該一対のビツトラインに挾まれるように
接続される多数個のメモリセルと、該一対のビツ
トラインBL，にそれぞれ挿入される一対のロ
ードトランジスタと、前記多数個のメモリセルの
各々を選択するための、Ｘ方向に伸びるワードラ
イン等を基本的な構成要素として構成される。こ
のような構成の半導体メモリ回路において、従来
より２つの問題がありこの種の半導体メモリ回路
における欠点となつていた。先ず第１の欠点は消
費電力が不必要に大となることである。というの
は上記半導体メモリ回路においては、前記一対の
ロードトランジスタのいずれか一方を通じて前記
一対のビツトラインの一方に常に定常的な電流を
流すという形式がとられているからである。そし
て第２の欠点はアクセスタイムにより高速にする
ことが困難であるということである。この第２の
欠点を生じさせる原因は２つある。第１の原因
は、アクセスされたメモリセルからビツトライン
に情報を読出す際、当該メモリセル内のトランジ
スタを通して前記定常的な電流を引き込みながら
且つ同時に該ビツトライン上に情報を移し代える
わけであるから、当然に読出し速度にブレーキが
かけられてしまうことである。第２の原因として
はｇn（相互コンダクタンス）、主として前記ロー
ドトランジスタのｇnが挙げられる。一般に、ア
クセスタイムの向上を図るにはｇnは大きければ
大きい程良いことが知られている。ところが、一
方、ｇnを大にするためにはトランジスタそのも
ののサイズを大にしなければならないことも良く
知られている。この場合、集積度の増大を図るべ
く、結局ｇnを小にする方向に設計されてしまう
のが普通であり、このためにアクセスタイムが犠
牲となつてしまうこととなつた。
Ｙ方向に沿つて伸びる一対のビツトラインBL，
と、該一対のビツトラインに挾まれるように
接続される多数個のメモリセルと、該一対のビツ
トラインBL，にそれぞれ挿入される一対のロ
ードトランジスタと、前記多数個のメモリセルの
各々を選択するための、Ｘ方向に伸びるワードラ
イン等を基本的な構成要素として構成される。こ
のような構成の半導体メモリ回路において、従来
より２つの問題がありこの種の半導体メモリ回路
における欠点となつていた。先ず第１の欠点は消
費電力が不必要に大となることである。というの
は上記半導体メモリ回路においては、前記一対の
ロードトランジスタのいずれか一方を通じて前記
一対のビツトラインの一方に常に定常的な電流を
流すという形式がとられているからである。そし
て第２の欠点はアクセスタイムにより高速にする
ことが困難であるということである。この第２の
欠点を生じさせる原因は２つある。第１の原因
は、アクセスされたメモリセルからビツトライン
に情報を読出す際、当該メモリセル内のトランジ
スタを通して前記定常的な電流を引き込みながら
且つ同時に該ビツトライン上に情報を移し代える
わけであるから、当然に読出し速度にブレーキが
かけられてしまうことである。第２の原因として
はｇn（相互コンダクタンス）、主として前記ロー
ドトランジスタのｇnが挙げられる。一般に、ア
クセスタイムの向上を図るにはｇnは大きければ
大きい程良いことが知られている。ところが、一
方、ｇnを大にするためにはトランジスタそのも
ののサイズを大にしなければならないことも良く
知られている。この場合、集積度の増大を図るべ
く、結局ｇnを小にする方向に設計されてしまう
のが普通であり、このためにアクセスタイムが犠
牲となつてしまうこととなつた。
従つて本発明の目的は上述した２つの欠点を排
除可能な半導体メモリ回路を提案することであ
る。
除可能な半導体メモリ回路を提案することであ
る。
上記目的に従い本発明は、ロードトランジスタ
のｇnをアクセス時における情報によつて見かけ
上可変とし、従来の定常的な電流を当該情報に応
じて制御するようにしたことを特徴とするもので
ある。
のｇnをアクセス時における情報によつて見かけ
上可変とし、従来の定常的な電流を当該情報に応
じて制御するようにしたことを特徴とするもので
ある。
以下図面に従つて本発明を説明する。
第１図は一般的なスタテイツク形半導体メモリ
回路を示す回路図である。本図においては、BL
およびは一対のビツトラインであり、該一対
のビツトラインBL，に接続して多数個のメモ
リセルMCが配設される。該一対のビツトライン
BL，には又、一対のロードトランジスタＱ
１，Ｑ２がそれぞれ挿入される。一方、メモリセ
ルMCにはワードラインWLが接続しており、前
記ビツトラインおよびワードラインによつて所望
のメモリセルMCが補促される。なお、実際には
多数個のメモリセル、多数対のビツトラインおよ
び多数本のワードラインが存在するが図示してい
ない。又、各ビツトライン対には情報書込み用の
ライトバツフアおよび情報読出し用のセンスアン
プが設けられているが図示していない。
回路を示す回路図である。本図においては、BL
およびは一対のビツトラインであり、該一対
のビツトラインBL，に接続して多数個のメモ
リセルMCが配設される。該一対のビツトライン
BL，には又、一対のロードトランジスタＱ
１，Ｑ２がそれぞれ挿入される。一方、メモリセ
ルMCにはワードラインWLが接続しており、前
記ビツトラインおよびワードラインによつて所望
のメモリセルMCが補促される。なお、実際には
多数個のメモリセル、多数対のビツトラインおよ
び多数本のワードラインが存在するが図示してい
ない。又、各ビツトライン対には情報書込み用の
ライトバツフアおよび情報読出し用のセンスアン
プが設けられているが図示していない。
今仮にメモリセルMCのBL側に論理Ｌ（従つて
側に論理Ｈ）がストアされているものとし、
且つ今当該メモリセルMCがワードラインWLに
よりアクセスされたものとする。この場合の各ト
ランジスタの状態は先ず、論理ＬおよびＨが図示
するようにストアされていることからトランジス
タQ5がオン、トランジスタQ6がオフである。そ
して、ワードラインWLよりアクセスがあつたこ
とからトランジスタQ3およびトランジスタQ4が
共にオンとなる。
側に論理Ｈ）がストアされているものとし、
且つ今当該メモリセルMCがワードラインWLに
よりアクセスされたものとする。この場合の各ト
ランジスタの状態は先ず、論理ＬおよびＨが図示
するようにストアされていることからトランジス
タQ5がオン、トランジスタQ6がオフである。そ
して、ワードラインWLよりアクセスがあつたこ
とからトランジスタQ3およびトランジスタQ4が
共にオンとなる。
そうすると、トランジスタQ3およびQ5が共に
オンになることから、電源ＶccよりアースGNDに
向つて図中点線のルートで、トランジスタQ1を
通し、電流ｉが流れる。これは、当該メモリセル
MCがアクセスされ続けている限り定常的に流れ
るものであり、これが前述した定常的な電流であ
る。これは、とりもなおさず消費電力の無駄とな
つて現われる（既述の第１の欠点）。一方、読出
しアクセス時についてみると、この定常的な電流
ｉをトランジスタQ3およびQ5で引きながら読出
し動作を行なうことになることから、メモリセル
MCからみると、ビツトラインBLの容量負荷のみ
ならずこの定常的な電流負荷も重畳した形で読出
し動作を行なわなければならずアクセスタイムの
高速化が図れない（既述の第２の欠点）。
オンになることから、電源ＶccよりアースGNDに
向つて図中点線のルートで、トランジスタQ1を
通し、電流ｉが流れる。これは、当該メモリセル
MCがアクセスされ続けている限り定常的に流れ
るものであり、これが前述した定常的な電流であ
る。これは、とりもなおさず消費電力の無駄とな
つて現われる（既述の第１の欠点）。一方、読出
しアクセス時についてみると、この定常的な電流
ｉをトランジスタQ3およびQ5で引きながら読出
し動作を行なうことになることから、メモリセル
MCからみると、ビツトラインBLの容量負荷のみ
ならずこの定常的な電流負荷も重畳した形で読出
し動作を行なわなければならずアクセスタイムの
高速化が図れない（既述の第２の欠点）。
そこで上述の欠点を排除すべく本発明はロード
トランジスタQ1，Q2のｇnに着目する。つまり、
消費電力およびアクセスタイムに関しこれらを改
良するように適宜ｇnを可変とする。具体的に
は、既述の如く、アクセスタイムの向上に関して
はｇnに大にし、又、消費電力については前記電
流ｉの立上り以降ｇnを小にする。ところが一般
にこのｇnは固定的で且つ相対的に小である。小
であるのは実装密度を上げるためである。このた
め本発明ではこのｇnを適宜可変するよう“レベ
ルコンバータ”を導入する。このレベルコンバー
タは一対存在し、それぞれ対応する前記一対のビ
ツトラインBL，に現われる論理信号をレベル
変換して、それぞれ対応する前記一対のロードト
ランジスタの各制御電極に印加する働きをなす。
トランジスタQ1，Q2のｇnに着目する。つまり、
消費電力およびアクセスタイムに関しこれらを改
良するように適宜ｇnを可変とする。具体的に
は、既述の如く、アクセスタイムの向上に関して
はｇnに大にし、又、消費電力については前記電
流ｉの立上り以降ｇnを小にする。ところが一般
にこのｇnは固定的で且つ相対的に小である。小
であるのは実装密度を上げるためである。このた
め本発明ではこのｇnを適宜可変するよう“レベ
ルコンバータ”を導入する。このレベルコンバー
タは一対存在し、それぞれ対応する前記一対のビ
ツトラインBL，に現われる論理信号をレベル
変換して、それぞれ対応する前記一対のロードト
ランジスタの各制御電極に印加する働きをなす。
第２図は本発明に基づく半導体メモリ回路の一
実施例を示す回路図である。本図において、第１
図と同一の構成要素には同一の参照記号を付して
示す。従つて、本図中のLC1およびLC2が本発明
によつて新たに導入された一対のレベルコンバー
タである。レベルコンバータLC1およびLC2はそ
れぞれ、ビツトラインBLおよびの論理信号を
受信してレベル変換し、これらをそれぞれロード
トランジスタQ1およびQ2の各制御電極（図では
FETのゲート）に印加する。
実施例を示す回路図である。本図において、第１
図と同一の構成要素には同一の参照記号を付して
示す。従つて、本図中のLC1およびLC2が本発明
によつて新たに導入された一対のレベルコンバー
タである。レベルコンバータLC1およびLC2はそ
れぞれ、ビツトラインBLおよびの論理信号を
受信してレベル変換し、これらをそれぞれロード
トランジスタQ1およびQ2の各制御電極（図では
FETのゲート）に印加する。
動作は次のとおりである。第１図の説明を再び
用いると、トランジスタQ5側がＬ、トランジス
タQ6側がＨの状態でワードラインWLにより当該
メモリセルMCがアクセスされると、先ずは前記
の電流ｉが立上る。この電流ｉが立上る以前はビ
ツトラインBLの論理レベルは十分にＬに引き込
まれておらずむしろＨのレベルにある。このビツ
トラインBLのレベルＨを、レベルコンバータ
LC1により十分にレベル変換して、ロードトラン
ジスタQ1のゲートに、十分高いＨレベルとして
印加している。すると、該ロードトランジスタ
Q1は十分にオン状態を維持していることになる
（ｇn大）。このオン状態で、先のように、メモリ
セルMCがアクセスされれば電流ｉは急速に立上
ることになる。そしてこの電流ｉはトランジスタ
Q3，Q5を経てアースGNDに引き込まれビツトラ
インBLの論理はＬに向つて落ち込む。すると今
度は、レベルコンバータLC1はこのＬに落ち込む
論理レベルを十分にレベル変換することになるか
ら、ロードトランジスタQ1のゲートには十分低
いＬレベルが印加されるため、このため、ロード
トランジスタQ1は急速にオフになつてしまい、
その後このオフ状態を維持する（ｇn小）。
用いると、トランジスタQ5側がＬ、トランジス
タQ6側がＨの状態でワードラインWLにより当該
メモリセルMCがアクセスされると、先ずは前記
の電流ｉが立上る。この電流ｉが立上る以前はビ
ツトラインBLの論理レベルは十分にＬに引き込
まれておらずむしろＨのレベルにある。このビツ
トラインBLのレベルＨを、レベルコンバータ
LC1により十分にレベル変換して、ロードトラン
ジスタQ1のゲートに、十分高いＨレベルとして
印加している。すると、該ロードトランジスタ
Q1は十分にオン状態を維持していることになる
（ｇn大）。このオン状態で、先のように、メモリ
セルMCがアクセスされれば電流ｉは急速に立上
ることになる。そしてこの電流ｉはトランジスタ
Q3，Q5を経てアースGNDに引き込まれビツトラ
インBLの論理はＬに向つて落ち込む。すると今
度は、レベルコンバータLC1はこのＬに落ち込む
論理レベルを十分にレベル変換することになるか
ら、ロードトランジスタQ1のゲートには十分低
いＬレベルが印加されるため、このため、ロード
トランジスタQ1は急速にオフになつてしまい、
その後このオフ状態を維持する（ｇn小）。
かくの如く、ロードトランジスタQ1がメモリ
セルMCのアクセス後急速にオフになることは極
めて有益である。というのは、メモリセルMCが
アクセスされると共に電流ｉが急速に減少するか
ら、メモリセルMCからみたとき、情報の読出し
動作中、本来のビツトラインの容量負荷のみが存
在し最早、電流負荷（電流ｉの引込みによる負
荷）は存在しなくなる。これはアクセスタイムの
向上につながり、既述の第２の欠点を排除したこ
とになる。同時に、電流ｉが急速に減少し且つそ
のままほぼ零を維持するということは、消費電力
の改善につながり、既述の第１の欠点を排除した
ことになる。
セルMCのアクセス後急速にオフになることは極
めて有益である。というのは、メモリセルMCが
アクセスされると共に電流ｉが急速に減少するか
ら、メモリセルMCからみたとき、情報の読出し
動作中、本来のビツトラインの容量負荷のみが存
在し最早、電流負荷（電流ｉの引込みによる負
荷）は存在しなくなる。これはアクセスタイムの
向上につながり、既述の第２の欠点を排除したこ
とになる。同時に、電流ｉが急速に減少し且つそ
のままほぼ零を維持するということは、消費電力
の改善につながり、既述の第１の欠点を排除した
ことになる。
最後にレベルコンバータの具体例を掲げてお
く。レベルコンバータLC1，LC2は最も単純には
インバータを２段縦属接続したものを用いれば良
い。インバータは極めて一般的であり、FETが
２個直列接続されたものである。その形態は
CMOS回路でも、Ｅ（Enhancement）／Ｄ
（Depletion）形回路でも構わない。CMOS回路で
あれば、ロードトランジスタのゲートに対する定
常電流がほぼ零となり、消費電力の点で好まし
い。然しＥ／Ｄ形の回路を使用しても、ロードト
ランジスタのゲート容量はビツトライン容量に比
べれば極少であるから、消費電力が問題となるこ
とは殆んどない。
く。レベルコンバータLC1，LC2は最も単純には
インバータを２段縦属接続したものを用いれば良
い。インバータは極めて一般的であり、FETが
２個直列接続されたものである。その形態は
CMOS回路でも、Ｅ（Enhancement）／Ｄ
（Depletion）形回路でも構わない。CMOS回路で
あれば、ロードトランジスタのゲートに対する定
常電流がほぼ零となり、消費電力の点で好まし
い。然しＥ／Ｄ形の回路を使用しても、ロードト
ランジスタのゲート容量はビツトライン容量に比
べれば極少であるから、消費電力が問題となるこ
とは殆んどない。
以上説明したように本発明によれば、従来に比
してアクセスタイムおよび消費電力の点で改良さ
れた半導体メモリ回路が実現される。
してアクセスタイムおよび消費電力の点で改良さ
れた半導体メモリ回路が実現される。
第１図は一般的なスタテイツク形半導体メモリ
回路を示す回路図、第２図は本発明に基づく半導
体メモリ回路の一実施例を示す回路図である。 MC……メモリセル、BL，……ビツトライ
ン対、Q1，Q2……ロードレジスタ対、LC1，LC2
……レベルコンバータ、WL……ワードライン。
回路を示す回路図、第２図は本発明に基づく半導
体メモリ回路の一実施例を示す回路図である。 MC……メモリセル、BL，……ビツトライ
ン対、Q1，Q2……ロードレジスタ対、LC1，LC2
……レベルコンバータ、WL……ワードライン。
Claims (1)
- 【特許請求の範囲】 １ 第１のビツトラインおよび第２のビツトライ
ンからなる一対のビツトラインと、 該一対のビツトラインに接続するメモリセル
と、 前記第１および第２のビツトラインにそれぞれ
挿入される第１ロードトランジスタおよび第２ロ
ードトランジスタからなる一対のロードトランジ
スタと、 前記メモリセルをアクセスするためのワードラ
インとを含んでなる半導体メモリ回路において、 第１のレベルコンバータおよび第２のレベルコ
ンバータからなる一対のレベルコンバータを設
け、該第１および第２のレベルコンバータは、そ
れぞれ前記第１および第２のビツトラインの各々
に現れる論理Ｈ又は論理Ｌの各論理信号をそれぞ
れより高いＨレベル又はより低いＬレベルにレベ
ル変換してそれぞれ前記第１および第２のロード
トランジスタの各制御電極に印加することを特徴
とする半導体メモリ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136066A JPS5841484A (ja) | 1981-09-01 | 1981-09-01 | 半導体メモリ回路 |
| EP82401606A EP0073726B1 (en) | 1981-09-01 | 1982-08-31 | Semi-conductor memory circuit |
| DE8282401606T DE3277750D1 (de) | 1981-09-01 | 1982-08-31 | Semi-conductor memory circuit |
| IE2122/82A IE53806B1 (en) | 1981-09-01 | 1982-09-01 | Semiconductor memory circuit |
| US06/413,752 US4578778A (en) | 1981-09-01 | 1982-09-01 | Semiconductor memory with load controlling feedback means to reduce power consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136066A JPS5841484A (ja) | 1981-09-01 | 1981-09-01 | 半導体メモリ回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60255832A Division JPS61113183A (ja) | 1985-11-16 | 1985-11-16 | 半導体メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5841484A JPS5841484A (ja) | 1983-03-10 |
| JPS6130348B2 true JPS6130348B2 (ja) | 1986-07-12 |
Family
ID=15166408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56136066A Granted JPS5841484A (ja) | 1981-09-01 | 1981-09-01 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5841484A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4586166A (en) * | 1983-08-31 | 1986-04-29 | Texas Instruments Incorporated | SRAM with improved sensing circuit |
| JPS62132294A (ja) * | 1985-12-04 | 1987-06-15 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1981
- 1981-09-01 JP JP56136066A patent/JPS5841484A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5841484A (ja) | 1983-03-10 |
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