JPH054400U - メモリセル回路 - Google Patents

Abstract

(57)【要約】 【目的】 消費電流及びチップ寸法の低減を可能にする
とともに、回路の動作不良の発生を抑制するメモリセル
回路を得る。 【構成】 一対の駆動ＦＥＴ１０１，１０２をたすき掛
けに接続してメモリセルとしてのフリップフロップを構
成し、これら駆動ＦＥＴのドレインに接続する負荷ＦＥ
Ｔ１０５，１０６をノーマリーオフ型電界効果トランジ
スタで構成する。負荷ＦＥＴをノーマリーオフ型とする
ことで負荷ＦＥＴを小型化し、消費電流及びチップ寸法
を低減し、かつ駆動ＦＥＴと負荷ＦＥＴを同一工程で製
造することで特性ばらつきを解消する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案はスタティックメモリ素子を備えるメモリセル回路に関し、特にショッ トキー接合型のＦＥＴ（電界効果トランジスタ）により構成されるメモリセル回 路に係る。

【０００２】

【従来の技術】

従来のこの種のメモリセル回路の一例を図３に示す。同図において、Ｖ_DDは電 源、ＷＬはワード線、ＤＬ１，ＤＬ２はディジット線、１０１，１０２はノーマ リーオフ型（エンハンスメント型）の駆動ＦＥＴ、１０３，１０４はノーマリー オフ型のトランスファＦＥＴ、３０５，３０６はノーマリーオン（ディプレッシ ョン型）型の負荷ＦＥＴ、Ｎ１，Ｎ２はメモリセル回路内出力端子である。この メモリセル回路は１組のインバータ回路の入力端子と出力端子がたすき掛けに接 続されてフリップフロップ回路を構成しているので、データ保持が行われる。即 ち、出力端子Ｎ１が“Ｈ”レベル状態で駆動ＦＥＴ１０２がオン状態にあり、出 力端子Ｎ２が“Ｌ”レベルで駆動ＦＥＴ１０１がオフする第１の状態と、出力端 子Ｎ１が“Ｌ”レベル状態で駆動ＦＥＴ１０２がオフ状態にあり、出力端子Ｎ２ が“Ｈ”レベルで駆動ＦＥＴ１０１がオンする第２の状態との２つの安定状態に よって“１”，“０”を記憶する。

【０００３】 そして、メモリセル回路内データの読み出し、書き込みは、ワード線レベルが “Ｈ”レベルの時に成され、メモリセル出力端子が“Ｌ”レベルにある側のトラ ンスファＦＥＴがオンしてディジット線電位をプルダウンすることによりディジ ット線にメモリセル回路内データを読み出し、ディジット線の一方を“Ｌ”レベ ルとし、対応するトランスファーＦＥＴをオンとして“Ｈ”レベルにあるメモリ セル出力端子をプルダウンしメモリセル回路安定状態を反転させることにより書 き込む。

【０００４】

【考案が解決しようとする課題】

ところで、メモリ回路を構成する場合、メモリセル回路はメモリ回路の記憶容 量値と同数必要とされるため、特にその消費電流の低減及び回路寸法の縮小がメ モリ回路設計上重要となる。メモリ回路の消費電流のうち、メモリセル回路の消 費電流は、ワード線レベルが“Ｌ”、即ち非選択のメモリセル回路の消費電流に より支配されるが、その非選択メモリセル回路の消費電流は、負荷、即ち図３に おける負荷ＦＥＴ３０５，３０６の電流値により決定される。ところが、ノーマ リーオン型のＦＥＴを負荷として用いる従来のメモリ回路では、製造工程を簡略 化するために、この負荷と同一規格の素子をメモリセル回路以外の周辺回路部分 にも形成し、その高速動作を図るために素子における単位寸法当たりの電流値を 大きく設計している。例えば、ゲート幅を製造限界寸法（約５μｍ）、ゲート長 を負荷電流値最小値となる値（約10μｍ）にしている。このため、メモリセル回 路の消費電流が増大し、かつチップ寸法の低減が困難になるという問題がある。

【０００５】 又、負荷としてのノーマリーオン型のＦＥＴと、ノーマリーオフ型の駆動ＦＥ Ｔ１０１，１０２が必要とされるため、各ＦＥＴを別工程で形成する必要がなあ り、この工程の相違によって生じる各ＦＥＴ間の特性ばらつきによってメモリ回 路の動作不良が発生するという問題もある。 本考案の目的は、消費電流及びチップ寸法の低減を可能にするとともに、回路 の動作不良の発生を抑制するメモリセル回路を提供することにある。

【０００６】

【課題を解決するための手段】

本考案のメモリセル回路は、フリップフロップを構成する一対のノーマリーオ フ型ＦＥＴの各ドレインに接続する負荷としてのＦＥＴを、ノーマリーオフ型電 界効果トランジスタで構成する。 又、負荷ＦＥＴのゲートとソース間にコンデンサを接続してもよい。

【０００７】

【作用】

本考案によれば、負荷ＦＥＴをノーマリーオフ型とすることで負荷ＦＥＴの小 型化を図って消費電流を低減し、かつチップ寸法の小型化を可能とし、又駆動Ｆ ＥＴとを同一工程で製造することで特性ばらつきを解消して動作不良を改善する 。

【０００８】

【実施例】

次に、本考案について図面を参照して説明する。図１は本考案のメモリセル回 路の一実施例の回路図である。同図において、１０１，１０２はノーマリーオフ 型駆動ＦＥＴ、１０３，１０４はノーマリーオフ型トランスファーＦＥＴ、１０ ５，１０６はノーマリーオフ型負荷ＦＥＴである。Ｖ_DD，ＤＬ１，ＤＬ２，ＷＬ は夫々従来例と同様の電源、ディジット線、ワード線である。ここで、前記負荷 ＦＥＴ１０５，１０６をノーマリーオフ型としている点が従来例と相違しており 、ゲート電極をオープンとしている。この際、負荷ＦＥＴ１０５，１０６のゲー ト電極は従来例の様にソース電極電位にバイアスされることはなく、ゲート電位 はドレイン電極及びソース電極の電位に対しショットキー接合を介してノーマリ ーオフ型ＦＥＴのしきい値電圧付近に約 0.3Ｖバイアスされる。

【０００９】 したがって、この負荷ＦＥＴ１０５，１０６のゲート電極をオープンにするこ とで、ゲート−ソース電極間電圧を０ＶとしてＦＥＴをオフさせる場合に比べド レイン電流は数倍から数10倍（約１μＡ）流れ、かつノーマリーオフ型ＦＥＴの オン電流（ゲート−ソース電極間電圧・ 0.6Ｖ時約 500μＡ）に比べ充分小さな 電流値となる。この電流値より負荷ＦＥＴ１０５，１０６のゲート幅、ゲート長 を決定すると、ゲート長は駆動ＦＥＴ１０１，１０２と同じ約１μｍ、ゲート幅 は駆動ＦＥＴがオフした時（ゲート−ソース電極間電圧・０Ｖ）の電流値（約 0 .1μＡ）より大きくとりメモリセル出力端子Ｎ１，Ｎ２をプルアップ可能とする 幅、即ち、駆動ＦＥＴ１０１，１０２のゲート幅（約10μｍ）の数分の１の５μ ｍにすることができ製造限界寸法となる。このときメモリセル回路データ保持電 流は約 0.5μＡ程度である。

【００１０】 図２は本考案の他の実施例のメモリセル回路構成図である。図中、前記実施例 と同一部分には同一符号を付し、説明を省略する。ここで２０７，２０８は負荷 ＦＥＴ１０５，１０６のゲート・ソース間に接続したコンデンサであり、いわゆ るブートストラップ効果によりメモリセル出力端子Ｎ１，Ｎ２の電位変化に対し 、負荷ＦＥＴ１０５，１０６のゲート電位を追従変化させ、メモリセル保持デー タ反転動作、即ち書き込み動作を高速に行わせる事を目的として付加したもので ある。

【００１１】 この構成では、コンデンサ２０７，２０８の形成領域分メモリセル回路の寸法 は図１に示すメモリセル回路より大となるが、ノーマリーオフ型負荷ＦＥＴ１０ ５，１０６は定常状態において図１回路と同様の動作状態であり、メモリセル回 路データ保持電流も図１回路と同等である。

【００１２】

【考案の効果】

以上説明したように本考案のメモリセル回路は、メモリセル回路負荷ＦＥＴを ノーマリーオフ型とし、そのゲート電極を直流的にオープンとしたので、負荷Ｆ ＥＴと駆動ＦＥＴが同じノーマリーオフ型ＦＥＴであることから同一製造工程で 製造できるため、別工程で製造するノーマリーオン型負荷ＦＥＴとノーマリーオ フ型駆動ＦＥＴの特性ばらつきによるメモリセル回路不良の発生が低減できる。 又、負荷ＦＥＴの寸法は従来のノーマリーオン型では〔ゲート長〕×〔ゲート 幅〕が10μｍ×５μｍであったものが１μｍ×５μｍまで短縮できるため、従来 のメモリ回路と比べ、消費電流が小さくメモリセル回路寸法を小さくすることが できる効果がある。

【図面の簡単な説明】

【図１】本考案のメモリセル回路の一実施例の回路図で
ある。

【図２】本考案の他の実施例の回路図である。

【図３】従来のメモリセル回路の一例の回路図である。

【符号の説明】

１０１，１０２ 駆動ＦＥＴ １０３，１０４ トランスファＦＥＴ １０５，１０６ 負荷ＦＥＴ ２０７，２０８ コンデンサ ＷＬ ワード線 ＤＬ１，ＤＬ２ ディジット線 Ｎ１，Ｎ２ 出力端子

Claims (2)

【実用新案登録請求の範囲】
1. 【請求項１】 一対のノーマリーオフ型ショットキー接
   合型電界効果トランジスタを互いにたすき掛けに接続し
   てフリップフロップを構成し、かつ各トランジスタのド
   レインに負荷としての電界効果トランジスタを接続して
   なるメモリセル回路において、前記負荷電界効果トラン
   ジスタをノーマリーオフ型電界効果トランジスタで構成
   したことを特徴とするメモリセル回路。
2. 【請求項２】 負荷電界効果トランジスタのゲートとソ
   ース間にコンデンサを接続してなる請求項１のメモリセ
   ル回路。