JPS6049998B2 - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS6049998B2 JPS6049998B2 JP55009071A JP907180A JPS6049998B2 JP S6049998 B2 JPS6049998 B2 JP S6049998B2 JP 55009071 A JP55009071 A JP 55009071A JP 907180 A JP907180 A JP 907180A JP S6049998 B2 JPS6049998 B2 JP S6049998B2
- Authority
- JP
- Japan
- Prior art keywords
- read
- memory device
- data
- output lines
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は絶縁ゲート型電界効果トランジスタ（以下Ｍ
ＩＳＦＥＴ又は単にＦＥＴと略記する。
ＩＳＦＥＴ又は単にＦＥＴと略記する。
）を用いたメモリ装置に関し特に、差動型電圧センス回
路を有するスタティック型半導体メモリに関するもので
ある。 従来、この種のスタティック型半導体メモリに
おいては、前に遂行されたサイクルが書き込みサイクル
てあると、次の読み出しサイクルのアクセスタイムが前
に遂行されたサイクルが読み出しサイクルである場合の
アクセスタイムよりも遅れるという欠点を有していた。
路を有するスタティック型半導体メモリに関するもので
ある。 従来、この種のスタティック型半導体メモリに
おいては、前に遂行されたサイクルが書き込みサイクル
てあると、次の読み出しサイクルのアクセスタイムが前
に遂行されたサイクルが読み出しサイクルである場合の
アクセスタイムよりも遅れるという欠点を有していた。
第１図と第２図を参照して従来例を説明する。
第１図は各一対のデータ線（Ｄｏ、■。）（Ｄ、、Ｄ、
）毎に読み出し用差動電圧センスアンプを有するスタテ
ィック型メモリセルアレイの一部を示している。第１図
のメモリではメモリセルＣｏ、ＣＩＸアドレス線Ｖ）Ｙ
アドレス線Ｙ。、Ｙ１、りー ドバスＲＢ、ＲＢ）デー
タ線（Ｄｏ、Ｄｏ）（Ｄ１、Ｄ、）のデータ線を増幅し
てリードバスに伝えるトランジスタＱ１、Ｑ４、その負
荷トランジスタＱ１３、Ｑ１４差動電圧センスアンプ選
択のためのスイッチングトランジスタＱ、、Ｑ６、差動
動作を行なわせるための定電流源トランジスタＱ７、Ｑ
８、書き込み回路１０、Ｙアドレス線によつて選ばれた
データ線に書き込みＤａｔａを伝えるためのトラスファ
ーゲートＱ９〜Ｑ、２が設けられている。このような構
成のスタティック型メモリでは書き込み直後の読み出し
ではアクセスタイムが遅れることを第２図の波形図を用
いて以下に説明する。 いま、セルＣｏにデー_メf１’
’が書き込まれたサイクルの直後のサイクルでセルＣｏ
のデータ゛’０’’を読み出す場合を考える。
）毎に読み出し用差動電圧センスアンプを有するスタテ
ィック型メモリセルアレイの一部を示している。第１図
のメモリではメモリセルＣｏ、ＣＩＸアドレス線Ｖ）Ｙ
アドレス線Ｙ。、Ｙ１、りー ドバスＲＢ、ＲＢ）デー
タ線（Ｄｏ、Ｄｏ）（Ｄ１、Ｄ、）のデータ線を増幅し
てリードバスに伝えるトランジスタＱ１、Ｑ４、その負
荷トランジスタＱ１３、Ｑ１４差動電圧センスアンプ選
択のためのスイッチングトランジスタＱ、、Ｑ６、差動
動作を行なわせるための定電流源トランジスタＱ７、Ｑ
８、書き込み回路１０、Ｙアドレス線によつて選ばれた
データ線に書き込みＤａｔａを伝えるためのトラスファ
ーゲートＱ９〜Ｑ、２が設けられている。このような構
成のスタティック型メモリでは書き込み直後の読み出し
ではアクセスタイムが遅れることを第２図の波形図を用
いて以下に説明する。 いま、セルＣｏにデー_メf１’
’が書き込まれたサイクルの直後のサイクルでセルＣｏ
のデータ゛’０’’を読み出す場合を考える。
Ｃｏに’゛１’’を書いている時はデータ線Ｄ。は高レ
ベルに、Ｄ１は低レベルになつている。この１１■Ｑ９
、Ｑ、ＯとともにＱ５もオンしているので、リードバス
には書き込んでいるデータが出ている。ここで注意すべ
きことＪは、書き込み時のデータ線の低レベルは、読み
出し時の低レベルよりもはるかに低いことである。この
ためにリードバスＲＢ、ＲＢ間の電位差は、読み出し時
よりも大きくなつている。第２のＲＢ、面の波形の所で
一点鎖線で示したのが、前サイークルが読み出しの場合
であり、実線が前サイクルが書き込みの場合である。さ
て、Ｙアドレス（Ｙｏ、Ｙ、）が変化すると同時に、書
き込みから読み出しに移り、セルＣ。のデータ゜゛０゛
を読み出す時はリードバスＲＢのレベルを高レベルから
低レベルに、西を低レベルから高レベルに反転させなけ
ればならない。ところが、いま述べたように書き込み時
のリードバスＲＢ，而のレベル差は読み出し時より大き
いため、反転させるためにより長い時間が必要となる。
第２図で示したＴｄがその余計に必要な時間である。す
なわち前サイクルが書き込みである時は、前サイクルが
読み出しである時よりもアクセスタイムが関だけ遅れて
しまうことになる。本発明の目的は動作速度、特に読み
出し速度を速くしたメモリ装置を提供することにある。
ベルに、Ｄ１は低レベルになつている。この１１■Ｑ９
、Ｑ、ＯとともにＱ５もオンしているので、リードバス
には書き込んでいるデータが出ている。ここで注意すべ
きことＪは、書き込み時のデータ線の低レベルは、読み
出し時の低レベルよりもはるかに低いことである。この
ためにリードバスＲＢ、ＲＢ間の電位差は、読み出し時
よりも大きくなつている。第２のＲＢ、面の波形の所で
一点鎖線で示したのが、前サイークルが読み出しの場合
であり、実線が前サイクルが書き込みの場合である。さ
て、Ｙアドレス（Ｙｏ、Ｙ、）が変化すると同時に、書
き込みから読み出しに移り、セルＣ。のデータ゜゛０゛
を読み出す時はリードバスＲＢのレベルを高レベルから
低レベルに、西を低レベルから高レベルに反転させなけ
ればならない。ところが、いま述べたように書き込み時
のリードバスＲＢ，而のレベル差は読み出し時より大き
いため、反転させるためにより長い時間が必要となる。
第２図で示したＴｄがその余計に必要な時間である。す
なわち前サイクルが書き込みである時は、前サイクルが
読み出しである時よりもアクセスタイムが関だけ遅れて
しまうことになる。本発明の目的は動作速度、特に読み
出し速度を速くしたメモリ装置を提供することにある。
本発明によるメモリ装置はメモリセルから２本のデータ
線に読み出されたデータを検出する差動型電圧センス回
路を有するメモリ装置で、ドレイン端子をその電圧セン
ス回路の出力の一方に接続し、ソース端子をその電圧セ
ンス回路の出力の他方に接続し、ゲート端子を書き込み
読み出し制御信号によつて制御された電源に接続したト
ランジースタによつて、書き込み時には前記センス回路
の２本の出力線の電位差をなくすか、もしくは小さくす
ることを特徴とする。次に第３図と第４図を参照して、
本発明の実施例を説明する。
線に読み出されたデータを検出する差動型電圧センス回
路を有するメモリ装置で、ドレイン端子をその電圧セン
ス回路の出力の一方に接続し、ソース端子をその電圧セ
ンス回路の出力の他方に接続し、ゲート端子を書き込み
読み出し制御信号によつて制御された電源に接続したト
ランジースタによつて、書き込み時には前記センス回路
の２本の出力線の電位差をなくすか、もしくは小さくす
ることを特徴とする。次に第３図と第４図を参照して、
本発明の実施例を説明する。
第３図でトランジスタＱｌ５は電圧７センス回路の２本
の出力線ＲＢ，と簡にそのドレインとソースを接続され
る。ゲートには書き込み時に高レベルとなつてトランジ
スタＱｌ５をオンさせ読み出し時には低レベルとなつて
トランジスタＱｌ５をオフさせる読み出し書き込み信号
によつて！制御される信号Ｗ。を加えている。第４図に
この回路の動作波形を示す。これを見ると書き込み時に
は書き込み回路１０が書込み入丈ρＩｎに基いてその真
補のデータを書き込みバースＷＢ，Ｗ日に制御信号Ｗ。
に対応して供給する。一方差動型電圧センス回路の出力
線ＲＢ，ｋ百のレベル差は信号ＷＯによつてオンしてい
るトランジスタＱｌ５によつて読み出し時のＲＢ，西の
レベル差（一点鎖線で示す）よりもむしろ小さくなつて
いる。このために書き込みから読み出しに移つた場合に
ＲＢ，西が反転するまでにかかる時間らは、前サイクル
が・読み出しサイクルである場合よりもむしろねだけ速
くなる。また、ここで用いるトランジスタＱｌ５は電圧
センス回路出力線の読み出し時のレベル差をＱｌ５がな
い場合よりも庄さくしない限り、どのような閾値をもつ
たトランジスタを使用することもできる。以上述べたよ
うに、本発明によればより有用なスタティック型半導体
メモリ装置が得られる。
の出力線ＲＢ，と簡にそのドレインとソースを接続され
る。ゲートには書き込み時に高レベルとなつてトランジ
スタＱｌ５をオンさせ読み出し時には低レベルとなつて
トランジスタＱｌ５をオフさせる読み出し書き込み信号
によつて！制御される信号Ｗ。を加えている。第４図に
この回路の動作波形を示す。これを見ると書き込み時に
は書き込み回路１０が書込み入丈ρＩｎに基いてその真
補のデータを書き込みバースＷＢ，Ｗ日に制御信号Ｗ。
に対応して供給する。一方差動型電圧センス回路の出力
線ＲＢ，ｋ百のレベル差は信号ＷＯによつてオンしてい
るトランジスタＱｌ５によつて読み出し時のＲＢ，西の
レベル差（一点鎖線で示す）よりもむしろ小さくなつて
いる。このために書き込みから読み出しに移つた場合に
ＲＢ，西が反転するまでにかかる時間らは、前サイクル
が・読み出しサイクルである場合よりもむしろねだけ速
くなる。また、ここで用いるトランジスタＱｌ５は電圧
センス回路出力線の読み出し時のレベル差をＱｌ５がな
い場合よりも庄さくしない限り、どのような閾値をもつ
たトランジスタを使用することもできる。以上述べたよ
うに、本発明によればより有用なスタティック型半導体
メモリ装置が得られる。
第１図は従来のメモリの部分回路図、第２図は第１図の
メモリ動作を示す波形図であり、第３図は本発明の実施
例によるメモリの部分回路図、第４図は第３図のメモリ
の動作を示す波形図である。 ＣＯ，Ｃｌ・・・・・・メモリセル、為・・・・・・Ｘ
アドレス線、ＹＯ，Ｙｌ・・・・・・Ｙアドレス線、Ｑ
１〜Ｏ・・・・・・差動センスアンプＦＥＴ．．Ｑ５，
Ｑ６，Ｑ９〜Ｑｌ２・・・・スイッチングＦＥＴ．．Ｑ
７，Ｑ８・・・・定電流源ＦＥＴｌＱｌ３，Ｑｌ４・・
・・・・差動センスアンプ負荷ＦＥＴ．．Ｑｌ５・・・
・・バラス用ＦＥＴ．．ＲＢ，ｋ■・・・・リードバス
、ＤＯ，′Ｔ５Ｏ，Ｄｌ，が ・・・・データ線、ＷＯ
・・・・・・信号ＷＯの信号機、Ｗ／Ｒ・・・・・・書
き込み、読み出し制御端子。
メモリ動作を示す波形図であり、第３図は本発明の実施
例によるメモリの部分回路図、第４図は第３図のメモリ
の動作を示す波形図である。 ＣＯ，Ｃｌ・・・・・・メモリセル、為・・・・・・Ｘ
アドレス線、ＹＯ，Ｙｌ・・・・・・Ｙアドレス線、Ｑ
１〜Ｏ・・・・・・差動センスアンプＦＥＴ．．Ｑ５，
Ｑ６，Ｑ９〜Ｑｌ２・・・・スイッチングＦＥＴ．．Ｑ
７，Ｑ８・・・・定電流源ＦＥＴｌＱｌ３，Ｑｌ４・・
・・・・差動センスアンプ負荷ＦＥＴ．．Ｑｌ５・・・
・・バラス用ＦＥＴ．．ＲＢ，ｋ■・・・・リードバス
、ＤＯ，′Ｔ５Ｏ，Ｄｌ，が ・・・・データ線、ＷＯ
・・・・・・信号ＷＯの信号機、Ｗ／Ｒ・・・・・・書
き込み、読み出し制御端子。
Claims (1)
- １ メモリセルからデータ線に読み出されたデータを検
出するセンス回路を有するメモリ装置において、前記セ
ンス回路からのびる対の出力線に結合するが、固定電位
には結合しないように該対の出力線間に設けられたスイ
ッチ手段であつて、書き込み時に該スイッチ手段を導通
させ、前記出力線間の電圧差をおさえるように機能する
スイッチ手段を具備することを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55009071A JPS6049998B2 (ja) | 1980-01-29 | 1980-01-29 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55009071A JPS6049998B2 (ja) | 1980-01-29 | 1980-01-29 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56107385A JPS56107385A (en) | 1981-08-26 |
| JPS6049998B2 true JPS6049998B2 (ja) | 1985-11-06 |
Family
ID=11710369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55009071A Expired JPS6049998B2 (ja) | 1980-01-29 | 1980-01-29 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6049998B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6028096A (ja) * | 1983-07-27 | 1985-02-13 | Hitachi Ltd | スタテイツク型ｒａｍ |
| JPS61110399A (ja) * | 1984-11-05 | 1986-05-28 | Toshiba Corp | ダイナミツクメモリのデ−タ出力回路 |
-
1980
- 1980-01-29 JP JP55009071A patent/JPS6049998B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56107385A (en) | 1981-08-26 |
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