SU1411823A2

SU1411823A2 - Запоминающее устройство на МОП-транзисторах

Info

Publication number: SU1411823A2
Application number: SU864147669A
Authority: SU
Inventors: Виктор Ильич Варшавский; Николай Александрович Голдин; Алексей Юрьевич Кондратьев; Борис Соломонович Цирлин
Original assignee: Ленинградский электротехнический институт им.В.И.Ульянова (Ленина)
Priority date: 1986-11-17
Filing date: 1986-11-17
Publication date: 1988-07-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано дл построени оператив- ньк запоминающих устройств, Цель изобретени - повышение быстродействи устройства. Поставленна цель достигаетс тем, что устройство содержит элемент И 17 и блок записи, состо щий из трех транзисторов 6-8, двух элементов нагрузки 11,12, двух инверторов 13,14 с соответствующими св з ми. Элемент И 17 вырабатьшает в блок записи сигнал разрешени записи сразу после окончани переходных процессов на разр дных шинах 20 21 устройства. 1 ил.

Description

(Л

С

IS

Изобретение относитс к вычислительной технике, может быть использовано дл построени оперативных запоминающих устройств, и вл етс усовершенствованием устройства по авт.сво № 1365129.

Целью изобретени вл етс повышение быстродействи устройства.

На чертеже представлена схема за- 10 поминающего устройства.

Устройство содержит элементы 1 пам ти, МОП-транзисторы п-типа 2-8 и нагрузочные элементы 9 - 12, инверторы 13 - 15, элементы И-НЕ 16 и 15 И 17 и И-ИЛИ-НЕ 18, адресные шины 19, ра зр дные шины 20 и 21 , информационный вход 22 устройства, вход 23 управлени записью устройства, вход 24 управлени чтением устройства, выход 20

25 индикации окончани переходных процессов устройства. Запоминающее устройство работает следующим образом,

Б режиме хранени на адресные ши- ны 19 всех элементов 1 и на входы 23 и 24 управлени записью и чтением подаютс низкие потенциалы. В результате закрыты транзисторы 2 и 3, на выходе элемента 17 также имеетс низ- 30 кий потенциал, который закрывает

транзисторы б и 7 и на входе инвер- торов 13 и 14 будут высокие потенциа-. лы, а на их выходе - низкие потенциалы, которые закрывают 35 .транзисторы 4 и 5, т.е. на разр дных шинах 20 и 21 уст- ройства имеютс высокие потенциалы , на выходе элемента 16 - низкий потенциал, на выходе элемента 18 - 40 высокий потенциал, а на выходе 25 устройства (выходе инвертора 15) - низкий потенциал.

Б режиме чтени информации из элемента 1 на соответствующую адресную дд шину 19 подаетс высокий потенциал, который открьшает транзисторы 2 и 3, св занные с этим элементом 1 и низкий потенциал с ее нулевого или единичного выхода (в зависимости от то ни чейки 1) поступает через один из них на одну из разр дных шин 20 и 2 устройства, в результате чего на выходе элемента 16 по вл етс высокий потенциаЛо Одновременно с этим ее высокий потенциал подаетс на вход 24 jTipaBЛенин чтением устройства и на выходе элемента 18 по вл етс низкий потенциал, который вызьшает по вление высокого поте-нциала на выходе инвертора 15, т.е. на выходе 25 устройства , что свидетельствует о завершении переходных процессов в этой фазе работы устройства.

В режиме записи информации в элемент 1 на соответствующую адресную шину 19 подаетс высокий потенциал, который открьшает транзисторы 2 и 3, св занные с этим элементом 1, и низкий потенциал с ее нулевого или единичного выхода (в зависимости от состо ни элемента 1) поступает через один из них на одну из разр дных шин 20 и 21 устройства, в результате чего на выходе элемента 16 по вл етс высокий потенциал. Одновременно с этим высокий потенциал подаетс на вход 23 управлени записью устройства и на выходе элемента I7 по вл етс высокий потенциал, которы открывает транзисторы 6 и 7, через которые на вход инвертора 13 поступает сигнал с информационного входа 22 устройства, а на вход инвертора 14 - его инверси .

Если информации, поступающа на вход 22 устройства, совпадает с ранее записанной в элемент 1, то изменени состо ни последней не происходит и после того, как сработает- один из инверторов 13 или 14 и на его выходе по витс высокий потенциал , на выходе элемента 18 по витс низкий потенциал, который вызовет по вление высокого потенциала на выходе инвертора 15, т.е. на выходе 25 устройства, что свидетельствует о завершении переходных процессов в этой фазе работы устройства

Если же информаци , поступающа на вход 22 устройства, противоположна ранее записанной в элемент 1, то после того, как сработает один из инверторов 13 или 14 и на его выходе по витс высокий потенциал, произойдет переключение элемента 1, При этом по вление низкого потенщ ала на выходе элемента 18 произойдет только после того, как завершитс это переключение, потому, что в его процессе на обоих разр дных шинах 20 и 21 будут низкие потенциалы. По вление низкого потенциала на выходе элемента 18, как и в предьщущих случа х, вызовет по вление высокого потенциала на выходе инвертора 15, т.е, на выходе 25 устройства, что

3

свидетельствует о завершении переходных процессов в этой фазе работы устройства

Возврат в режим хранени осуществл етс подачей низкого потенциала на адресную 19 и управлени записью 23 и чтением 24 шины устройства. При этом Закрываютс транзисторы 2 и 3, а если переход осуществл етс из режима записи, то и 6 и 7. В результате после завершени переходных процессов Б устройстве на его разр дных шинах 20 и 21 по вл ютс высокие потенциалы, а на выходе элемента 16 - низкий потенциал, что, в свою очередь, вызовет по вление высокого потенциала на выходе элемента 18 и низкого потенциала на выходе инвертора 15, т.е. на выходе 25 устройства . После этого устройство снова готово к записи или считьшанию информации .

Б предлагаемом устройстве признаком завершени переходных процессов в режиме з-аписи или чтени - вл етс по вление высокого потенциала на выходе 25 устройства, а в режиме хранени - по вление на нем низкого потенциала , Этот сигнал по вл етс по окончании реальных переходных процессов при любых величинах задержек транзисторов. Таким образом, в предложенном устройстве индицируютс моменты окончани переходных процес сов во всех режимах, что позвол ет

11823

организовать его работу по реальным задержкам транзисторов.

Claims

Формула изобретени

o

5

Запоминающее устройство на МОП- транзисторах по авт.ев, № 1365129, отличающеес тем, что, с целью повышени быстродействи устройства, оно содержит элемент И, первый вход которого соединен с выходом элемента И-НЕ, а второй вход вл етс входом управлени записью устройства , блок записи, состо щий из трех транзисторов, двух нагрузочных элементов и двух инверторов, выходы которьк соединены с затворами транзисторов первого и второго элементов записи соответственно, а входы соединены с первыми вьюодами соответственно первого и второго элементов нагрузки блока записи, вторые выводы которых подключены к шине питани устройства , затворы первого и второго транзисторов блока записи соединены с выходом элемента И, стоки соединены с входами соответственно первого и второго инверторов блока записи, а истоки соединены соответственно с затвором и стоком третьего транзистора блока записи, исток третьего транзистора блока записи подключен к шине нулевого- потенциала устройства, а г-атвор вл етс информационным входом устройствао

0

5

0

5