SU1238157A1

SU1238157A1 - Полупроводниковое запоминающее устройство

Info

Publication number: SU1238157A1
Application number: SU843720856A
Authority: SU
Inventors: Борис Викторович Барашенков; Галина Викторовна Павлова
Original assignee: Организация П/Я Х-5263
Priority date: 1984-04-04
Filing date: 1984-04-04
Publication date: 1986-06-15

Abstract

Изобретение относитс к вычислительной технике, в частности к области запоминающих устройств, и может быть использовано при построении микроЭВМ, имеющих в своем составе оперативное и посто нное запоминающее устройство. Цель изобретени - упрощение устройства. Устройство содержит матричный накопитель, состо щий из элементов оперативной пам ти и элементов посто нной пам ти, каждый из которых выполнен на одном переключающем транзисторе. Программирование элемента посто нной пам ти осуществл етс либо размыканием заранее установленной (на стадии изготовлени устройства) провод щей перемычки, соедин ющей сток и исток соответствующего транзистора, либо установкой этой перемычки (в процессе программировани ). Наличие указанной перемычки соответствует, например, записи единицы. 1 ил. и ьо 00 00 ел

Description

Изобретение относитс к вычислительной технике, в частности к области запоминающих устройств, и может быть использовано при построении микроЭВМ, имеющих в своем составе оперативное и посто нное запоминающие устройства.

Цель изобретени - упрощение устройства .

На чертеже изображена структурна схема полупроводникового запоминающего устройства.

Устройство содержит матричный накопитель 1, содержащий элементы 2 оперативной пам ти, состо щие из триггеров 3, первых 4 и вторых 5 переключающих транзисторов, и элементы посто нной пам ти , выполненные на переключающих транзисторах 6, формировател 7 записи, дещиф- раторы строк 8 и столбцов 9, блоки 10 местного управлени , состо щие из ключевых транзисторов 11 -14, и ключи 15.

На чертеже показаны также адресные входы 16 и 17, информационный вход 18, информационный выход 19, управл ющий вход 20 устройства. Триггер 3 состоит из первого 21 и второго 22 нагрузочных транзисторов и первого 23 и второго 24 управл ющих транзисторов.

Устройство работает в четырех режимах: запись, считывание оперативной информации , считывание посто нной информации, хранение информации.

Оперативна информаци хранитс в триггере 3 элемента 2. Хранение оперативной информации обеспечиваетс устойчивостью состо ни триггера 3 при поступле- Е1ИИ на него напр жени питани . Посто нна информаци определ етс транзистором 6. Программирование достигаетс , например, размыканием заранее предусмотренных провод щих перемычек, соедин ющих сток и исток этого транзистора (или их установкой). Занесение в элемент посто нной пам ти единицы (нул ) информации соответствует наличию (отсутствию) провод щих перемычек между стоком и истоком транзистора 6. Оперативна и посто нна информаци хранитс в накопителе 1 независимо друг от друга. При обращении к оперативной информации на управл ющий вход устройства 20 подаетс сигнал «1, а при обращении к посто нной информации - сигнал «О.

В режиме записи оперативной информации на информационный вход 18 и адресные входы 16 и 17 подаетс код числа и код адреса элемента 2, в который она должна быть записана.

Код адреса поступает в дешифраторы 8 и 9, происходит выборка строки и выборка столбца накопител 1, при этом транзисторы 4 и 5 открыты сигналом «1 на затворах, так как открыт транзистор 6 сигналом 1 на управл ющем входе 20. В зависимости от парафазного сигнала на выходе формировател 7 на пр мой и инверсной

шинах выбранного столбца устанавливаютс соответствующие логические сигналы. Триггер 3 элемента 2 принимает состо ние , соответствующее значению информации на информационном входе 18.

В режиме считывани оперативной информации состо ние шин столбцов определ етс состо нием выбранного элемента 2, когда открыты транзисторы 4 и 5 и транзистор 6. Транзистор 13 блока 10 открыт сигналом на входе 20. Информаци с выхода блока 10 через ключ 15 выбранного столбца поступает на информационный выход 19 устройства.

В режиме считывани посто нной информации транзистор 6 закрыт сигналом

5 «о на управл ющем входе 20. Состо ние пр мой и инверсной шин выбранного столбца и соответственно сигналов на затворах транзисторов 12 и 14 блока 10 определ етс отсутствием или наличием перемычек

Q (перемычки не показаны). При наличии перемычек на щинах столбца в момент выборки устанавливаетс парафазна информаци , при отсутствии перемычек состо ние щин столбцов и сигналы на затворах транзисторов 12 и 14 определ ютс равными

5 потенциалами, определ емыми формировател ми 7, транзистор 13 закрыт сигналом «О на входе 20. При парафазной информации на затворах транзисторов 12 и 14 блока 10 на его выходе образуетс сигнал «1, а при равных (высоких) потенциа0 лах - сигнал «О, который через ключ 15 выбранного столбца поступает на информационный выход 19.

Claims

Формула изобретени

Полупроводниковое запоминающее устройство , содержащее дещИфратор строк, дешифратор столбцов, формирователи записи , ключи, блоки местного управлени и матричный накопитель, содержащий элемен- 0 ты оперативной пам ти, каждый из которых состоит из триггера и переключающих транзисторов, и элементы посто нной пам ти , каждый из которых выполнен на переключающем транзисторе, причем стоки первого и второго переключающих транзисто- 5 ров элементов оперативной пам ти каждого столбца соединены с одними из входов соответствующего блока местного управлени и с выходами соответствующего формировател записи, информационные входы формирователей записи вл ютс информационо ным входом устройства, а управл ющие входы соединены с выходами дешифратора столбцов, входы которого вл ютс одними из адресных входов устройства, другими адресными входами которого вл ютс вхо- ды дешифратора строк, затворы переключающих транзисторов элементов посто нной пам ти и другие входы блоков местного управлени вл ютс управл ющим входом устройства, выход каждого блока местного

управлени соединен с одним из входов соответствующего ключа, другой вход которого и управл ющий вход соответствующего формировател записи подключены к соответствующим выходам дещифратора столбцов , выходы всех ключей вл ютс информационным выходом устройства, отличающеес тем, что, с целью упрощени устройства , в нем истоки первого и второго переключающих транзисторов каждого элемента оперативной пам ти соединены с пр мым и инверсным выходами соответствующего триггера , затворы подключены к стоку переключающего элемента посто нной пам ти, исток которого св зан с соответствующим выходом дешифратора строк.

J9