SU654197A3 - Полупроводниковое запоминающее устройство - Google Patents

Полупроводниковое запоминающее устройство

Info

Publication number
SU654197A3
SU654197A3 SU731935340A SU1935340A SU654197A3 SU 654197 A3 SU654197 A3 SU 654197A3 SU 731935340 A SU731935340 A SU 731935340A SU 1935340 A SU1935340 A SU 1935340A SU 654197 A3 SU654197 A3 SU 654197A3
Authority
SU
USSR - Soviet Union
Prior art keywords
bus
additional
outputs
input
additional keys
Prior art date
Application number
SU731935340A
Other languages
English (en)
Inventor
К. Гоффман Вильям (Сша)
Инлун Као Альберт (Кнр)
Original Assignee
Интернэшнл Бизнес Машинз Корпорейшн (Фирма)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Интернэшнл Бизнес Машинз Корпорейшн (Фирма) filed Critical Интернэшнл Бизнес Машинз Корпорейшн (Фирма)
Application granted granted Critical
Publication of SU654197A3 publication Critical patent/SU654197A3/ru

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Claims (3)

  1. .устройства, так как требует дополпитель- пой. площади кристалла. ЦелБЮ изобретени   вл етс  повышение ннформашюнной емкости н помехоус тойчлвости полупроводникового запоминаю шегс устройства. Поставленна  цель достигаетс  тем, что в полупроводниковое запоминающее устройство, содержащее матрицу элементов пам ти, разр дные шины которой подключены к усилител м считывани  записи , начала числовых щин - к адресному деилифратору, и шину опорного потенциала введены общий ключ, источник восстанав ливающего напр жени  и два дополнитель- ных ключа дл  каждой числовой шины, ис точниквосстанавливающего напр жени  че рез обший ключ подключен ко входу первого и одному из выходов второго допол нительных ключей, вход второго и один из выходов первого дополнительных ключей подключены к концу соответствующей числовой шины, другие выходы дополнительных ключей соединены с шиной опорног о потенциала. Подключение дополнительных ключей к концу числовой шины позвол етполучит большую гибкость при размещении устройства на полупроводниковой пластине, сохранить минимальный шаг между числовыми щинами и исключить дополнительные св зи между адресным дешифратором и дополнительными ключами, что, в конечном счете, ведет к снижению уровн  шума в матрице и повышеншо информационной емкости устройства. На фиг. 1 представлена электрическа  схема полупроводш{кового запомина1 щего устройства; на фиг. 2 - временна  диаграмма работы; на фиг. 3 - вариант размещени  устройства на кристалле. Полупроводниковое зaпo щнaющee уст ройство содержит матрицу 1 элементов пам ти 2, каждый из которых состоит из транзистора и конденсатора. Затворы транзисторов соеди 1ены с соотвегств то- шими числовыми шинами 3, а стоки - с соответствующими разр дными щинами 4, которые подключены к усилител м 5 считывани  записи, одновременно разр дные шины подключены к элементам 6 согласовани , которые могут быть 5Ыведены. Начала чиcлoB Jlx шин 3 подключены к адресному де1иифратору 7, который на вы ходе содержит коммутирующие транзисторы 8, saTBopf.i О которых соединен) с выходами потенциального декодера 10, истоки 11 coeutiFieui, с .мходами импуль6 74 сного декодера (на схеме не показан), а стоки - с выходами адресного дешифратора 7 и, следовательно, с соответствуюи ими числовыми шинами 3. Конец каждой числовой шины 3 подключен к одному из выходов первого дополнительного ключа 12 к входу второго дополнительного ключа 13. Входы всех первых 12 и выходы всех вторых 13 дополнительных ключей объединены в узел 14 и через общий ключ 15 подключены к источнику 16 восстанавливающего напр жени , на вход 17 общего ключа 15 подают импульс восстановлени . Устройство содержит также шину опорного потенциала , общеизвестную дл  подобных устройств. Устройство работает в соответствии с временной диаграммой, приведенной на фиг. 2. В момент времени to на вход 17 общего ключа 15 поступает импульс восстановлени , чтобы предварительно зар дить узел 14 дл  включени  каждого первого дополнительного ключа 12 и подключени  каждой числовой щины 3 к шине общего потенциала. В момент времени потенциального Декодера 10 на затворы 9 коммутирующих транзисторов 8 адресного дешифратора 7 поступает сигнал разрешени , а импульс восстановлени  выклкьчаетс . В момент времени ta на исток 11соответствующего коммутирующего транзистора 8 подаетс  импульс адреса, в результате чего соответствующий транзистор 8 открываетс  и импульс строба адреса поступает на соответствующую числовую щину 3 и вход второго дополнительного ключа 13, который включаерс  и разр жает узел 14, что приводит к включению первых дополнительных ключей 12и повыщению входного сопротивлени  соответствующей числовой шины 3. Невыбранные числовые шины 3 остаютс  при этом подключенными к шине опорного потенциала через соответствующие коммутирующие транзисторы 8. При записи единицы на разр дную шину 4 от усилител  считывани  записи 5 одновременно подаетс  импульс записи, что приводит к открытию транзистора элемента пам ти 2 и зар ду конденсатора . При записи нул  импульс записи не подаетс , и элемент пам ти разр жаетс  на разр д {ую шину 4. Запись заканчиваетс  в момент времени ta включением имульса записи. При чтении сигнал на разр дной шине 4 усиливаетс  усилителем считывани  записи 5, Цикл обрадцени  к пам ти за ,канчивавтс  в момент времени tyC оконча нием сигнала разрешени  адреса на затворах 9 коммутир тощих транзисторов 8. Затем, в момент времени toC импульса восстановлени  начинаетс  новый цикл. Предлагаемое полупровощшковое запоминающее устройство обеспечивает равномерное   эффективное использование поверхности кристалла, на котором оно размешаетс , и одинаковый шаг р как матрицы 1 однотранзисторных элементов пам ти, так и де1Ш1фратора и дополшгтель ных ключей с источником весе тана BfiHBaK шего напр жени  и обшим ключом ( см.фиг. З). При этом не требуетс внугрен них св зей между деш11фратором 7 и дополни тельгш ми ключами 12, 13 и обшим ключом 15, а внешние св зи выполн ютс  по периферии кристалла. При использовании данного изобретени  наблюдаетс  повышение информационной емкости устройства на 20% и значительное снижение уровн  помех и шума. Формула изобретени  Полупровопниковое запоминающее устройство , содержашее матрицу элементов пам ти, разр дные шины которой подклк 1 чены к усилител м считывани  записи, начала числовых шин - к адресному дешифратору , и шину опорного потенциала, отличающеес  тем, что, с целью повышени  информа шонной емкости и помехоустойчивости устройства, оно содержит обший ключ, источник восстанавливаюшего напр жени  и два дополнительных ключа дл  каждой числовой шины, источник восстанавливающего напр жени  через обший ключ подключен ко входу первого и одному из выходов второго дополнительных ключей, вход второго и один из выходов первого дополнительных ключей подключены к концу соответствующей числовой шины, другие выходы дополнительных ключей соединены с шиной опорного потенциала. Источники информации, прин тые во внимание при экспертизе 1.Патент США № 3387286, кл. 340-173, 1968.
  2. 2.Патент Швейцарки № 529419, кл. 6 11 С 7/О(3, 1972.
  3. 3.Патент США № 3510856, кл. 34О-173, 197О.
    ППППП / д X f X г I X Z пилж X М
    fiBpee 9 I
    ампулы адресаП L J| j
    Записи I I Г I I 4mmjek I
    Ъосстано8ленае П
    IL
SU731935340A 1972-06-30 1973-06-29 Полупроводниковое запоминающее устройство SU654197A3 (ru)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US00267805A US3810124A (en) 1972-06-30 1972-06-30 Memory accessing system

Publications (1)

Publication Number Publication Date
SU654197A3 true SU654197A3 (ru) 1979-03-25

Family

ID=23020194

Family Applications (1)

Application Number Title Priority Date Filing Date
SU731935340A SU654197A3 (ru) 1972-06-30 1973-06-29 Полупроводниковое запоминающее устройство

Country Status (11)

Country Link
US (1) US3810124A (ru)
JP (2) JPS5636513B2 (ru)
CA (1) CA1028061A (ru)
CH (1) CH548084A (ru)
DD (1) DD104864A5 (ru)
ES (1) ES415975A1 (ru)
FR (1) FR2191202B1 (ru)
GB (1) GB1427156A (ru)
IT (1) IT983932B (ru)
NL (1) NL167789B (ru)
SU (1) SU654197A3 (ru)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5752669B2 (ru) * 1973-11-14 1982-11-09
FR2258783B1 (ru) * 1974-01-25 1977-09-16 Valentin Camille
GB1502270A (en) * 1974-10-30 1978-03-01 Hitachi Ltd Word line driver circuit in memory circuit
JPS51147224A (en) * 1975-06-13 1976-12-17 Hitachi Ltd Semiconductor memory
US4025908A (en) * 1975-06-24 1977-05-24 International Business Machines Corporation Dynamic array with clamped bootstrap static input/output circuitry
US4086662A (en) * 1975-11-07 1978-04-25 Hitachi, Ltd. Memory system with read/write control lines
JPS5827440Y2 (ja) * 1975-12-31 1983-06-14 富士通株式会社 ハンドウタイキオクカイロ
JPS5922316B2 (ja) * 1976-02-24 1984-05-25 株式会社東芝 ダイナミツクメモリ装置
US4074237A (en) * 1976-03-08 1978-02-14 International Business Machines Corporation Word line clamping circuit and decoder
JPS52155928A (en) * 1976-06-21 1977-12-24 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device
US4188671A (en) * 1977-01-24 1980-02-12 Bell Telephone Laboratories, Incorporated Switched-capacitor memory
JPS544086A (en) * 1977-06-10 1979-01-12 Fujitsu Ltd Memory circuit unit
JPS55150189A (en) * 1979-05-10 1980-11-21 Nec Corp Memory circuit
JPS5847796B2 (ja) * 1979-05-26 1983-10-25 富士通株式会社 半導体メモリ装置
JPS5619585A (en) * 1979-07-26 1981-02-24 Toshiba Corp Semiconductor memory unit
US4357687A (en) * 1980-12-11 1982-11-02 Fairchild Camera And Instr. Corp. Adaptive word line pull down
JPS57212690A (en) * 1981-06-24 1982-12-27 Hitachi Ltd Dynamic mos memory device
JPS58153294A (ja) * 1982-03-04 1983-09-12 Mitsubishi Electric Corp 半導体記憶装置
JPS5948890A (ja) * 1982-09-10 1984-03-21 Nec Corp メモリ回路
JPS5960794A (ja) * 1982-09-29 1984-04-06 Fujitsu Ltd ダイナミツク型半導体記憶装置
JPS59116985A (ja) * 1982-11-29 1984-07-06 Fujitsu Ltd 半導体記憶装置
JPS6168865U (ru) * 1984-10-09 1986-05-12
JPH07105140B2 (ja) * 1988-12-16 1995-11-13 日本電気株式会社 半導体メモリ
DE69704204T2 (de) * 1996-03-01 2001-07-12 Mitsubishi Electric Corp Halbleiterspeichergerät, um Fehlfunktion durch Spaltenauswahlleitungsunterbrechung oder Zeilenauswahlleitungsunterbrechung zu vermeiden
US5835419A (en) * 1996-03-01 1998-11-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with clamping circuit for preventing malfunction
DE19823956A1 (de) * 1998-05-28 1999-12-02 Siemens Ag Anordnung zur Übersprechdämpfung in Wortleitungen von DRAM-Schaltungen
US20070165479A1 (en) * 2006-01-17 2007-07-19 Norbert Rehm Local wordline driver scheme to avoid fails due to floating wordline in a segmented wordline driver scheme

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1549076A1 (de) * 1967-12-22 1971-01-21 Standard Elek K Lorenz Ag Assoziativer Speicher
US3699537A (en) * 1969-05-16 1972-10-17 Shell Oil Co Single-rail mosfet memory with capacitive storage
US3706978A (en) * 1971-11-11 1972-12-19 Ibm Functional storage array

Also Published As

Publication number Publication date
NL7308695A (ru) 1974-01-02
CH548084A (de) 1974-04-11
JPS5698786A (en) 1981-08-08
CA1028061A (en) 1978-03-14
JPS5733629B2 (ru) 1982-07-17
DE2324300A1 (de) 1974-01-17
DE2324300B2 (de) 1976-06-16
NL167789B (nl) 1981-08-17
DD104864A5 (ru) 1974-03-20
GB1427156A (en) 1976-03-10
FR2191202B1 (ru) 1976-05-28
FR2191202A1 (ru) 1974-02-01
JPS5636513B2 (ru) 1981-08-25
IT983932B (it) 1974-11-11
JPS4945649A (ru) 1974-05-01
ES415975A1 (es) 1976-05-16
US3810124A (en) 1974-05-07

Similar Documents

Publication Publication Date Title
SU654197A3 (ru) Полупроводниковое запоминающее устройство
US5424975A (en) Reference circuit for a non-volatile ferroelectric memory
US5406510A (en) Non-volatile memory
SU673202A3 (ru) Дифференциальный усилитель дл запоминающего устройства на конденсаторах
US4025907A (en) Interlaced memory matrix array having single transistor cells
US4161040A (en) Data-in amplifier for an MISFET memory device having a clamped output except during the write operation
US4503522A (en) Dynamic type semiconductor monolithic memory
US5410505A (en) Semiconductor memory device having a memory cell unit including a plurality of transistors connected in series
US4031522A (en) Ultra high sensitivity sense amplifier for memories employing single transistor cells
JP2002157876A (ja) 半導体装置
JPH11149785A (ja) 半導体記憶装置及びそのデータ読み出し方法
US4054865A (en) Sense latch circuit for a bisectional memory array
JPH0146951B2 (ru)
KR100400048B1 (ko) 강유전체 메모리 장치
JPH11110976A (ja) 不揮発性半導体記憶装置
JP2692641B2 (ja) 不揮発性メモリセル
JP2000048576A (ja) 半導体集積回路装置
JP2002083496A (ja) 半導体集積回路におけるセンスアンプ回路への基準電位の供給方法、半導体集積回路、その半導体集積回路を多数備えた半導体装置、及びその半導体装置を用いた電子機器
JP2828530B2 (ja) 不揮発性記憶装置
JPS59210589A (ja) 半導体記憶装置
JP2706584B2 (ja) 不揮発性記憶装置
JP2705149B2 (ja) 高速読み出し回路
JPS6070596A (ja) 半導体記憶装置
JPH0379798B2 (ru)
JPH0377596B2 (ru)