JP2705149B2 - 高速読み出し回路 - Google Patents
高速読み出し回路Info
- Publication number
- JP2705149B2 JP2705149B2 JP27079288A JP27079288A JP2705149B2 JP 2705149 B2 JP2705149 B2 JP 2705149B2 JP 27079288 A JP27079288 A JP 27079288A JP 27079288 A JP27079288 A JP 27079288A JP 2705149 B2 JP2705149 B2 JP 2705149B2
- Authority
- JP
- Japan
- Prior art keywords
- read
- operating point
- voltage
- speed
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は、ROM及びマイクロコード等の如く、あらか
じめ書き込みデータが定められたメモリから、該データ
の読み出し時に、読み出し線の電圧変化を検知すること
によって、データを高速に読み出す方法に関するもので
ある。
じめ書き込みデータが定められたメモリから、該データ
の読み出し時に、読み出し線の電圧変化を検知すること
によって、データを高速に読み出す方法に関するもので
ある。
メモリデータの読み出し制御回路において、従来は第
１図のような構成を有していた。 メモリ１は読み出し線充電部２、読み出し線制御部
６、読み出し線13及びセンスアンプ14から構成される。
10は読み出し線の容量である。メモリのデータが読み出
される前に、制御信号５がアクティブになって、読み出
し線13が読み出し線充電部２によって、ほぼ電源電圧に
充電されるか、MOSトランジスタの基本特性（例えば、
基板効果）によって電圧降下した電位に充電される。次
に、アドレス・デコーダ11からの制御信号９がアクティ
ブになった場合は、読み出し制御部６のNMOSトランジス
タ８を通して読み出し線13が接地電圧に放電される。制
御信号９がアクティブにならない場合は、NMOSトランジ
スタ８がオフになっているので、読み出し線13が充電電
圧に保たれる。メモリの読み出し時に、制御信号15がア
クティブになり、読み出し線13の電圧がセンスアンプ14
によって検知され、読み出し結果が出力される。例えば
読み出し線が接地電圧に放電された場合、論理値０が読
み出され、読み出し線が充電電圧に保たれている場合、
論理値１が読み出される。 このような従来技術に関する文献としては、特開昭59
−24493号公報がある。
１図のような構成を有していた。 メモリ１は読み出し線充電部２、読み出し線制御部
６、読み出し線13及びセンスアンプ14から構成される。
10は読み出し線の容量である。メモリのデータが読み出
される前に、制御信号５がアクティブになって、読み出
し線13が読み出し線充電部２によって、ほぼ電源電圧に
充電されるか、MOSトランジスタの基本特性（例えば、
基板効果）によって電圧降下した電位に充電される。次
に、アドレス・デコーダ11からの制御信号９がアクティ
ブになった場合は、読み出し制御部６のNMOSトランジス
タ８を通して読み出し線13が接地電圧に放電される。制
御信号９がアクティブにならない場合は、NMOSトランジ
スタ８がオフになっているので、読み出し線13が充電電
圧に保たれる。メモリの読み出し時に、制御信号15がア
クティブになり、読み出し線13の電圧がセンスアンプ14
によって検知され、読み出し結果が出力される。例えば
読み出し線が接地電圧に放電された場合、論理値０が読
み出され、読み出し線が充電電圧に保たれている場合、
論理値１が読み出される。 このような従来技術に関する文献としては、特開昭59
−24493号公報がある。
このような従来構成でメモリのデータを読み出す場
合、以下に示すような欠点を生ずる。 1.メモリが大容量化するにつれて、読み出し線も長くな
る。読み出し線の容量が増えると、読み出し線制御用の
MOSトランジスタが小さく、Ron抵抗が大きいので、メモ
リのデータを読み出すのに時間がかかる。 2.メモリのデータの読み出しを高速化するために、複雑
な構成を有するセンスアンプ回路（例えば差動増幅回路
を用いたセンスアンプ）を用いれば実現できるが各ビッ
トごとに用いなければならないので、大きなチップ面積
が必要なる。
合、以下に示すような欠点を生ずる。 1.メモリが大容量化するにつれて、読み出し線も長くな
る。読み出し線の容量が増えると、読み出し線制御用の
MOSトランジスタが小さく、Ron抵抗が大きいので、メモ
リのデータを読み出すのに時間がかかる。 2.メモリのデータの読み出しを高速化するために、複雑
な構成を有するセンスアンプ回路（例えば差動増幅回路
を用いたセンスアンプ）を用いれば実現できるが各ビッ
トごとに用いなければならないので、大きなチップ面積
が必要なる。
本発明は、前記した従来技術の欠点を除去、改良する
ために、簡単な構成で、高感度、高速化がはかれる読み
出し回路を実現すべく、次のような手段を講じた。 即ち、本発明では、読み出し線があらかじめ設定され
た電圧からの変化を検知して記憶内容を読み出す増幅部
と、該増幅部の動作点を設定する動作点設定部とを有す
る高速読み出し回路において、該動作点設定部は、第１
の信号により、該増幅部の入出力を短絡させて、該増幅
部の動作点を設定すると共に、該読み出し線を前記動作
点までプリチャージする手段と、第２の信号により、該
読み出し線に接続されたMOSトランジスタのミラー容量
に基づく電圧を該読み出し線の電圧に付加して、該読み
出し線を前記動作点近傍の、前記動作点より高い電圧に
設定する手段とを備えることとした。
ために、簡単な構成で、高感度、高速化がはかれる読み
出し回路を実現すべく、次のような手段を講じた。 即ち、本発明では、読み出し線があらかじめ設定され
た電圧からの変化を検知して記憶内容を読み出す増幅部
と、該増幅部の動作点を設定する動作点設定部とを有す
る高速読み出し回路において、該動作点設定部は、第１
の信号により、該増幅部の入出力を短絡させて、該増幅
部の動作点を設定すると共に、該読み出し線を前記動作
点までプリチャージする手段と、第２の信号により、該
読み出し線に接続されたMOSトランジスタのミラー容量
に基づく電圧を該読み出し線の電圧に付加して、該読み
出し線を前記動作点近傍の、前記動作点より高い電圧に
設定する手段とを備えることとした。
本発明の高速読み出し回路54を用いたメモリの読み出
し回路の構成を第２図に示す。該高速読み出し回路54
は、増幅部56及び動作点設定部58から構成される。メモ
リの読み出し線のプリチャージを増幅部で行い、かつ、
メモリの読み出し線のプリチャージ電圧を増幅部56の動
作点近傍の、動作点より少し高い電圧に設定する。プリ
チャージ電圧は動作点近傍にあるために高利得が確保で
きており、メモリの読み出し時に、増幅部56が読み出し
線の電圧の微小変化を高速に検知できる。アドレス・デ
コーダー53からの制御信号64によって、メモリの読み出
し線が接地電圧に放電されない場合はプリチャージ電圧
の動作点近傍で論理値１が読み出される電圧に設定する
ことで、正常動作を確保できる。制御信号64によって、
メモリの読み出し線が接地電圧に放電された場合は、理
論値０が読み出される。 従来は、メモリの読み出し線充電部を必要としていた
が、本回路により、読み出し線のプリチャージ機能とセ
ンス機能を同一構成で行えるので、簡単な構成でメモリ
の高速読み出しが実現できる。
し回路の構成を第２図に示す。該高速読み出し回路54
は、増幅部56及び動作点設定部58から構成される。メモ
リの読み出し線のプリチャージを増幅部で行い、かつ、
メモリの読み出し線のプリチャージ電圧を増幅部56の動
作点近傍の、動作点より少し高い電圧に設定する。プリ
チャージ電圧は動作点近傍にあるために高利得が確保で
きており、メモリの読み出し時に、増幅部56が読み出し
線の電圧の微小変化を高速に検知できる。アドレス・デ
コーダー53からの制御信号64によって、メモリの読み出
し線が接地電圧に放電されない場合はプリチャージ電圧
の動作点近傍で論理値１が読み出される電圧に設定する
ことで、正常動作を確保できる。制御信号64によって、
メモリの読み出し線が接地電圧に放電された場合は、理
論値０が読み出される。 従来は、メモリの読み出し線充電部を必要としていた
が、本回路により、読み出し線のプリチャージ機能とセ
ンス機能を同一構成で行えるので、簡単な構成でメモリ
の高速読み出しが実現できる。
本発明の高速読み出し回路を用いたメモリの読み出し
回路の実施例を第３図に示す。 本発明の高速読み出し回路54は、増幅部56及び動作点
設定部58から構成される。該増幅部56はPMOSトランジス
タ21およびNMOSトランジスタ23からなる高利得インバー
タである。該動作点設定部58は、NMOSトランジスタ25及
び27からなる。NMOSトランジスタ25は該インバータの入
出力を短絡させて、該インバータの動作点を利得の一番
大きい所に設定するためのものである。NMOSトランジス
タ27は、さらに高速化をはかるために、読み出し線33あ
るいは34を動作点より少しずれた電圧に設定するための
ものである。NMOSトランジスタ25及び27は、それぞれ互
いにオーバーラップしないクロック31及び32によって駆
動される。49及び29は、本発明の高速読み出し回路の入
力及び出力である。55は、もう一セットの高速読み出し
回路である。 53はアドレス・デコーダーであり、読み出し線33,34,
35,36を接地電圧に放電するための制御信号46,47及び48
を出力している。読み出し線33と34及び読み出し線35と
36がそれぞれ本発明の高速読み出し回路54及び55に接続
されているので、読み出し線34と36及び読み出し線33と
35を選択するための制御信号51及び52はアドレス・デコ
ーダー53から出力されている。 NMOSトランジスタ41,42,43,44及び45は、読み出し線
を接地電圧に放電するためのものである。NMOSトランジ
スタ37,38,39及び40は読み出し線を選択して、本発明の
高速読み出し回路に接続するためのものである。 本実施例では、ある時点で、アドレス・デコーダー53
の制御信号52がアクティブになり、制御信号51がインア
クティブになるとする。従ってNMOSトランジスタ37及び
39がオンになり、読み出し線33及び35が選択される。NM
OSトランジスタ38及び40がオフになり、読み出し線34及
び36が選択されない。このようなマルチプレックス回路
を用いると、数本の読み出し線が本発明の高速読み出し
回路を共用できる。 56は本発明の高速読み出し回路54の増幅部である。増
幅部はインバータ構成からなるが、インバータの入出力
特性を第４図に示す。原点から45゜の線を引いて、イン
バータの入出力特性と交差する所が該インバータの動作
点70である。この動作点70においては、インバータの入
力と出力が同電圧になる。動作点がインバータの入出力
特性の勾配の一番大きい所にあるので、インバータの入
力電圧の微小変化が増幅されて、該インバータの出力が
大きく変化する。同じことが本発明の高速読み出し回路
55にも言える。 クロック31がアクティブになると、NMOSトランジスタ
25がオンになり、本発明の高速読み出し回路54の増幅部
56の入力49及び出力29が短絡されて、同じ電圧になり、
動作点の電圧に設定される。本実施例では読み出し線33
が選択されて、NMOSトランジスタ37がオンになったの
で、読み出し線33はNMOトランジスタ25及び37を通し
て、該増幅部56によって、該増幅部56の動作点までプリ
チャージされる。高速読み出し回路54の入出力波形を第
５図に示す。 同様に、クロック31がアクティブになると、NMOSトラ
ンジスタ26がオンになり、本発明の高速読み出し回路55
の増幅部57の入力50及び出力30が短絡されて、同じ電圧
になり、動作点の電圧に設定される。読み出し線35が選
択されて、NMOSトランジスタ39がオンになったので、読
み出し線35は、NMOSトランジスタ26及び39を通して、該
増幅部57によって、該増幅部57の動作点までプリチャー
ジされる。 クロック31がインアクティブになって、クロック32が
アクティブになると、NMOSトランジスタ25及び26がオフ
になり、NMOSトランジスタ27及び28がオンになる。クロ
ック32がオフからオンにスイッチするときに、ミラー容
量（MOSトランジスタのソース及びドレインとゲートと
の重なり容量）により、読み出し線33及び35は、それぞ
れ増幅部56及び57の動作点から少しずれた電圧に引き上
げられる。この際、NMOSトランジスタ25及び26がオフに
なっているので、本発明の高速読み出し回路出力29及び
30は、ロウレベルと認識されるような電圧になる。これ
は、少しでも、メモリのデータを高速に読み出せるため
に工夫した所である。該高速読み出し回路出力29の波形
を第５図に示す。 アドレス・デコーダー53からの制御信号46,47,48がク
ロック32に同期されている。本実施例では、制御信号46
がクロック32に同期され、アクティブになり、制御信号
47及び48がインアクティブになるとする。制御信号46が
アクティブになり、NMOSトランジスタ41及び44がオンに
なるので、読み出し線33及び36が接地電圧に放電され
る。制御信号47及び48がインアクティブであるので、読
み出し線34及び35が充電電圧に保たれる。NMOSトランジ
スタ37がオンになっていて、NMOSトランジスタ38がオフ
になっているので、本発明の高速読み出し回路入力49が
接地電圧に放電され、高速読み出し回路出力29がハイレ
ベルになる。NOSトランジスタ39がオンになっていて、N
MOSトランジスタ40がオフになっているので、本発明の
高速読み出し回路入力50が充電電圧より少し高い電圧に
保たれ、高速読み出し回路出力30がロウレベルになる。 第６図は本発明の変形例を示すもので、第３図と異な
るのは、該動作点設定部58及び59にあるNMOSトランジス
タ27,28及び該トランジスタ27,28を駆動するクロック32
を削除し、NMOSトランジスタ25,26及び該トランジスタ2
5,26を駆動するクロック31を、PMOSトランジスタ81,82
及び該トランジスタ81,82を駆動するクロック32に変更
することである。 メモリの読み出し線の容量が小さい場合、本変形例の
ように増幅部であるインバータ及び該インバータの入出
力を短絡させるためのPMOSトランジスタだけから構成さ
れる高速読み出し回路を用いると、メモリの読み出しが
高速にできる。 クロック32がロウレベルになると、PMOSトランジスタ
81がオンになり、増幅部56の入出力が短絡される。高速
読み出し回路入力49は、増幅部56の動作点に設定され
る。クロック32がロウレベルからハイレベルにスイッチ
するとき、PMOSトランジスタ81のミラー容量によって高
速読み出し回路入力49は、増幅部56の動作点より少し高
い電圧に引き上げられる。高速読み出し回路出力29は、
ロウレベルと認識されるような電圧になる。該高速読み
出し回路出力29の波形を第７図に示す。同様に、高速読
み出し回路入力50は、増幅部57の動作点より少し高い電
圧に引き上げられて、高速読み出し回路出力30はロウレ
ベルと認識されるような電圧になる。 アドレス・デコーダーからの制御信号51,52によって
読み出し線が選択される。制御信号46,47,48によって、
読み出し線が接地電圧に放電されるか、充電電圧に保た
れる。読み出し線が接地電圧に放電された場合、高速読
み出し回路入力が接地電圧になり、高速読み出し回路出
力がハイレベルになる。読み出し線が充電電圧に保たれ
る場合、高速読み出し回路入力が充電電圧になり、高速
読み出し回路出力がロウレベルになる。
回路の実施例を第３図に示す。 本発明の高速読み出し回路54は、増幅部56及び動作点
設定部58から構成される。該増幅部56はPMOSトランジス
タ21およびNMOSトランジスタ23からなる高利得インバー
タである。該動作点設定部58は、NMOSトランジスタ25及
び27からなる。NMOSトランジスタ25は該インバータの入
出力を短絡させて、該インバータの動作点を利得の一番
大きい所に設定するためのものである。NMOSトランジス
タ27は、さらに高速化をはかるために、読み出し線33あ
るいは34を動作点より少しずれた電圧に設定するための
ものである。NMOSトランジスタ25及び27は、それぞれ互
いにオーバーラップしないクロック31及び32によって駆
動される。49及び29は、本発明の高速読み出し回路の入
力及び出力である。55は、もう一セットの高速読み出し
回路である。 53はアドレス・デコーダーであり、読み出し線33,34,
35,36を接地電圧に放電するための制御信号46,47及び48
を出力している。読み出し線33と34及び読み出し線35と
36がそれぞれ本発明の高速読み出し回路54及び55に接続
されているので、読み出し線34と36及び読み出し線33と
35を選択するための制御信号51及び52はアドレス・デコ
ーダー53から出力されている。 NMOSトランジスタ41,42,43,44及び45は、読み出し線
を接地電圧に放電するためのものである。NMOSトランジ
スタ37,38,39及び40は読み出し線を選択して、本発明の
高速読み出し回路に接続するためのものである。 本実施例では、ある時点で、アドレス・デコーダー53
の制御信号52がアクティブになり、制御信号51がインア
クティブになるとする。従ってNMOSトランジスタ37及び
39がオンになり、読み出し線33及び35が選択される。NM
OSトランジスタ38及び40がオフになり、読み出し線34及
び36が選択されない。このようなマルチプレックス回路
を用いると、数本の読み出し線が本発明の高速読み出し
回路を共用できる。 56は本発明の高速読み出し回路54の増幅部である。増
幅部はインバータ構成からなるが、インバータの入出力
特性を第４図に示す。原点から45゜の線を引いて、イン
バータの入出力特性と交差する所が該インバータの動作
点70である。この動作点70においては、インバータの入
力と出力が同電圧になる。動作点がインバータの入出力
特性の勾配の一番大きい所にあるので、インバータの入
力電圧の微小変化が増幅されて、該インバータの出力が
大きく変化する。同じことが本発明の高速読み出し回路
55にも言える。 クロック31がアクティブになると、NMOSトランジスタ
25がオンになり、本発明の高速読み出し回路54の増幅部
56の入力49及び出力29が短絡されて、同じ電圧になり、
動作点の電圧に設定される。本実施例では読み出し線33
が選択されて、NMOSトランジスタ37がオンになったの
で、読み出し線33はNMOトランジスタ25及び37を通し
て、該増幅部56によって、該増幅部56の動作点までプリ
チャージされる。高速読み出し回路54の入出力波形を第
５図に示す。 同様に、クロック31がアクティブになると、NMOSトラ
ンジスタ26がオンになり、本発明の高速読み出し回路55
の増幅部57の入力50及び出力30が短絡されて、同じ電圧
になり、動作点の電圧に設定される。読み出し線35が選
択されて、NMOSトランジスタ39がオンになったので、読
み出し線35は、NMOSトランジスタ26及び39を通して、該
増幅部57によって、該増幅部57の動作点までプリチャー
ジされる。 クロック31がインアクティブになって、クロック32が
アクティブになると、NMOSトランジスタ25及び26がオフ
になり、NMOSトランジスタ27及び28がオンになる。クロ
ック32がオフからオンにスイッチするときに、ミラー容
量（MOSトランジスタのソース及びドレインとゲートと
の重なり容量）により、読み出し線33及び35は、それぞ
れ増幅部56及び57の動作点から少しずれた電圧に引き上
げられる。この際、NMOSトランジスタ25及び26がオフに
なっているので、本発明の高速読み出し回路出力29及び
30は、ロウレベルと認識されるような電圧になる。これ
は、少しでも、メモリのデータを高速に読み出せるため
に工夫した所である。該高速読み出し回路出力29の波形
を第５図に示す。 アドレス・デコーダー53からの制御信号46,47,48がク
ロック32に同期されている。本実施例では、制御信号46
がクロック32に同期され、アクティブになり、制御信号
47及び48がインアクティブになるとする。制御信号46が
アクティブになり、NMOSトランジスタ41及び44がオンに
なるので、読み出し線33及び36が接地電圧に放電され
る。制御信号47及び48がインアクティブであるので、読
み出し線34及び35が充電電圧に保たれる。NMOSトランジ
スタ37がオンになっていて、NMOSトランジスタ38がオフ
になっているので、本発明の高速読み出し回路入力49が
接地電圧に放電され、高速読み出し回路出力29がハイレ
ベルになる。NOSトランジスタ39がオンになっていて、N
MOSトランジスタ40がオフになっているので、本発明の
高速読み出し回路入力50が充電電圧より少し高い電圧に
保たれ、高速読み出し回路出力30がロウレベルになる。 第６図は本発明の変形例を示すもので、第３図と異な
るのは、該動作点設定部58及び59にあるNMOSトランジス
タ27,28及び該トランジスタ27,28を駆動するクロック32
を削除し、NMOSトランジスタ25,26及び該トランジスタ2
5,26を駆動するクロック31を、PMOSトランジスタ81,82
及び該トランジスタ81,82を駆動するクロック32に変更
することである。 メモリの読み出し線の容量が小さい場合、本変形例の
ように増幅部であるインバータ及び該インバータの入出
力を短絡させるためのPMOSトランジスタだけから構成さ
れる高速読み出し回路を用いると、メモリの読み出しが
高速にできる。 クロック32がロウレベルになると、PMOSトランジスタ
81がオンになり、増幅部56の入出力が短絡される。高速
読み出し回路入力49は、増幅部56の動作点に設定され
る。クロック32がロウレベルからハイレベルにスイッチ
するとき、PMOSトランジスタ81のミラー容量によって高
速読み出し回路入力49は、増幅部56の動作点より少し高
い電圧に引き上げられる。高速読み出し回路出力29は、
ロウレベルと認識されるような電圧になる。該高速読み
出し回路出力29の波形を第７図に示す。同様に、高速読
み出し回路入力50は、増幅部57の動作点より少し高い電
圧に引き上げられて、高速読み出し回路出力30はロウレ
ベルと認識されるような電圧になる。 アドレス・デコーダーからの制御信号51,52によって
読み出し線が選択される。制御信号46,47,48によって、
読み出し線が接地電圧に放電されるか、充電電圧に保た
れる。読み出し線が接地電圧に放電された場合、高速読
み出し回路入力が接地電圧になり、高速読み出し回路出
力がハイレベルになる。読み出し線が充電電圧に保たれ
る場合、高速読み出し回路入力が充電電圧になり、高速
読み出し回路出力がロウレベルになる。
本発明の高速読み出し回路は、デバイス数が少なく、
読み出し線のプリチャージ機能とセンス機能を同一増幅
部及び動作点設定部で行うため、簡単な構成で、高感度
で、高速のメモリ読み出しができる。
読み出し線のプリチャージ機能とセンス機能を同一増幅
部及び動作点設定部で行うため、簡単な構成で、高感度
で、高速のメモリ読み出しができる。
第１図は、従来のメモリデータの読み出し制御回路のブ
ロック図、第２図は本発明の高速読み出し回路を用いた
メモリの読み出し回路のブロック図、第３図は本発明の
高速読み出し回路を用いたメモリの読み出し回路の実施
例の回路図、第４図は、インバータの入出力特性、第５
図は、本発明の高速読み出し回路の入出力のタイミング
チャート、第６図は、本発明の高速読み出し回路の変形
例を用いたメモリの読み出し回路の回路図、第７図は本
発明の高速読み出し回路の変形例の入出力のタイミング
チャートである。 ３……電源電圧、21〜22……PMOSトランジスタ、23〜28
……NMOSトランジスタ、29〜30……高速読み出し回路出
力、31〜32……クロック、33〜36……読み出し線、37〜
45……NMOSトランジスタ、46〜48……制御信号、49〜50
……高速読み出し回路入力、51〜52……制御信号、53…
…アドレス・デコーダー、54〜55……高速読み出し回
路、54′〜55′……高速読み出し回路、56〜57……高速
読み出し回路の増幅部、58〜59……高速読み出し回路の
動作点設定部、58′〜59′……高速読み出し回路の動作
点設定部、60……メモリ、61……読み出し線、62……読
み出し線容量、63……読み出し線制御部、64……制御信
号、70……動作点、81〜82……PMOSトランジスタ、OV…
…接地電圧、VCC……電源電圧
ロック図、第２図は本発明の高速読み出し回路を用いた
メモリの読み出し回路のブロック図、第３図は本発明の
高速読み出し回路を用いたメモリの読み出し回路の実施
例の回路図、第４図は、インバータの入出力特性、第５
図は、本発明の高速読み出し回路の入出力のタイミング
チャート、第６図は、本発明の高速読み出し回路の変形
例を用いたメモリの読み出し回路の回路図、第７図は本
発明の高速読み出し回路の変形例の入出力のタイミング
チャートである。 ３……電源電圧、21〜22……PMOSトランジスタ、23〜28
……NMOSトランジスタ、29〜30……高速読み出し回路出
力、31〜32……クロック、33〜36……読み出し線、37〜
45……NMOSトランジスタ、46〜48……制御信号、49〜50
……高速読み出し回路入力、51〜52……制御信号、53…
…アドレス・デコーダー、54〜55……高速読み出し回
路、54′〜55′……高速読み出し回路、56〜57……高速
読み出し回路の増幅部、58〜59……高速読み出し回路の
動作点設定部、58′〜59′……高速読み出し回路の動作
点設定部、60……メモリ、61……読み出し線、62……読
み出し線容量、63……読み出し線制御部、64……制御信
号、70……動作点、81〜82……PMOSトランジスタ、OV…
…接地電圧、VCC……電源電圧
Claims (1)
- 【請求項１】読み出し線があらかじめ設定された電圧か
らの変化を検知して記憶内容を読み出す増幅部と、該増
幅部の動作点を設定する動作点設定部とを有する高速読
み出し回路において、 該動作点設定部は、第１の信号により、該増幅部の入出
力を短絡させて、該増幅部の動作点を設定すると共に、
該読み出し線を前記動作点までプリチャージする手段
と、 第２の信号により、該読み出し線に接続されたMOSトラ
ンジスタのミラー容量に基づく電圧を該読み出し線の電
圧に付加して、該読み出し線を前記動作点近傍の、前記
動作点より高い電圧に設定する手段と を備えたことを特徴とする高速読み出し回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27079288A JP2705149B2 (ja) | 1988-10-28 | 1988-10-28 | 高速読み出し回路 |
| US07/751,618 US5204838A (en) | 1988-10-28 | 1991-08-21 | High speed readout circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27079288A JP2705149B2 (ja) | 1988-10-28 | 1988-10-28 | 高速読み出し回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02121194A JPH02121194A (ja) | 1990-05-09 |
| JP2705149B2 true JP2705149B2 (ja) | 1998-01-26 |
Family
ID=17491069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27079288A Expired - Fee Related JP2705149B2 (ja) | 1988-10-28 | 1988-10-28 | 高速読み出し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2705149B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007310936A (ja) * | 2006-05-17 | 2007-11-29 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ZA832331B (en) * | 1982-05-28 | 1983-12-28 | Max Factor & Co | Moldable powder cosmetic ompositions and methods of preparation |
| JPS63173300A (ja) * | 1987-01-10 | 1988-07-16 | Fujitsu Ltd | センスアンプ回路 |
-
1988
- 1988-10-28 JP JP27079288A patent/JP2705149B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02121194A (ja) | 1990-05-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3416062B2 (ja) | 連想メモリ（ｃａｍ） | |
| SU654197A3 (ru) | Полупроводниковое запоминающее устройство | |
| JPH0713857B2 (ja) | 半導体記憶装置 | |
| JPH0666115B2 (ja) | 半導体記憶装置 | |
| JP2759689B2 (ja) | Ｒａｍの読み出し回路 | |
| JP2705149B2 (ja) | 高速読み出し回路 | |
| JP2704041B2 (ja) | 半導体メモリ装置 | |
| US5204838A (en) | High speed readout circuit | |
| JP2680939B2 (ja) | 半導体記憶装置 | |
| JP3319427B2 (ja) | 半導体メモリ装置 | |
| JPH03160689A (ja) | 半導体メモリ | |
| JP3064561B2 (ja) | 半導体記憶装置 | |
| JP2679033B2 (ja) | 半導体記憶装置 | |
| JP2002298581A (ja) | Ｄｒａｍのライト・ドライバー | |
| JPH0713869B2 (ja) | データ伝送回路 | |
| JPH0578120B2 (ja) | ||
| KR930005783Y1 (ko) | 부트 스트랩형 d램 센스 증폭기 | |
| JP2680951B2 (ja) | 半導体記憶装置 | |
| KR100560629B1 (ko) | 에코 클락 경로를 가지는 반도체 메모리 장치 | |
| JPH029084A (ja) | ダイナミックｒａｍ | |
| JPH0449194B2 (ja) | ||
| JP2654243B2 (ja) | センスアンプ駆動回路 | |
| JP2751703B2 (ja) | 半導体記憶装置 | |
| JP2995219B2 (ja) | 動的等速呼出記憶装置 | |
| JPH03278392A (ja) | 半導体記憶装置の制御方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |