JPH03160689A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH03160689A JPH03160689A JP1299320A JP29932089A JPH03160689A JP H03160689 A JPH03160689 A JP H03160689A JP 1299320 A JP1299320 A JP 1299320A JP 29932089 A JP29932089 A JP 29932089A JP H03160689 A JPH03160689 A JP H03160689A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output signal
- signal line
- potential
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 230000007423 decrease Effects 0.000 abstract description 8
- 230000003247 decreasing effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体メモリに関し、特に、入出力信号線がカ
ラムアドレスデコード信号によりゲートコントロールさ
れるトランスファスイッチを介してセンスアンプに接続
されているダイナミックＲＡＭに関する。
ラムアドレスデコード信号によりゲートコントロールさ
れるトランスファスイッチを介してセンスアンプに接続
されているダイナミックＲＡＭに関する。
［従来の技術］
従来のこの種半導体メモリを第４図に示す．同図に示さ
れるように、メモリセルアレイ１内において、ＭＯＳト
ランジスタＱ１、Ｑ２と容量素子Ｃ１、Ｃ２とから構成
されたメモリセルＭＣＩ、ＭＣ２は、ビット線Ｂ１、Ｂ
２、ワード線Ｗ１、Ｗ２に接続されている．ビット線Ｂ
ｌ，Ｂ２は一方において、ビット線バランスプリチャー
ジ部２と接続され、他方において、ｐチャネルＭＯＳＩ
−ランジスタＱ３、Ｑ４およびｎチャネルＭＯＳトラン
ジスタＱ５、Ｑ６によって楕戒され、センスアンプ駆動
信号ＳＡＰ，ＳＡＮＢによって駆動されるセンスアンプ
３に接続されている．ビット線Ｂｌ、Ｂ２にはまた力ラ
ムアドレスデコード信号Ｙ−ＳＷによってコントロール
されるｎチャネルＭＯＳトランジスタＱ７、Ｑ８を介し
て入出力信号線ＩＯ、ｒσが接続されている．この入出
力信号線ＩＯ、ＴＵには、ブリチャージ信号ＰＩＯによ
ってコントロールされるｐチャネルＭＯＳ｝ランジスタ
Ｑ９〜Ｑｌｌによって横戒され、書き込み、読み出しの
ない期間内に信号線ＩＯ、丁でを電源電圧■ＣＣもしく
は他のプリチャージ電位ＶＣＶＴに充電するＩＯ線バラ
ンスプリチャージ部５、読み出し期間中に信号ＰＩＯと
同様の値をとるリードモード信号ＲＭによってコントロ
ールされるｎチャネルＭＯＳ｝ランジスタＱ１２、Ｑ１
３、および入出力線ＩＯ、丁百間の電位差を増幅するデ
ータアンプ４が接続されている．次に、この半導体メモ
リの動作について説明する．第５図は、第４（７ｌに示
された回路の各部の信号波形図である． 予め、ビット線Ｂ１、Ｂ２はブリチャージ電位ＶＭにブ
リチャージされているものとする．読み出し時に、１つ
のワード線Ｗ１が選択され、このワード線Ｗ１の電圧が
立ち上がると、メモリセルＭＣＩのトランジスタＱ１が
オンし、ビット線Ｂ１とメモリセルＭＣＩの容量素子Ｃ
１とが結合して、Ｃ１の電位ＶＭＩが図に示すようにハ
イレベルの電位であれば、ビット線Ｂ１の電圧がわずか
に高くなる（ＣＩの電位ＶＭＩはプリチャージ電位ＶＭ
近くまで下がる）． 次に、センスアンプの駆動信号ＳＡＰが■ＣＣレベルに
、ＳＡＮＢがＧＮＤレベルに立ち上がると、センスアン
プ３はビット線Ｂｌ、Ｂ２間の電位差を増幅する．その
途中でプリチャージ信号Ｐ１０は立ち上がり、入出力信
号線１０．ＴＵに対するプリチャージ動作は終了する．
同時に、プルアップトランジスタであるｎチャネルＭＯ
Ｓ｝ランジスタＱ１２、Ｑ１３がリードモード信号ＲＭ
によりオン状態となる．しかる後、カラムアドレスデコ
ード信号Ｙ−ＳＷの電圧が立ち上がるとトランジスタＱ
８を介して信号線一「万一のレベルがブリチャージ電位
ＶＣＶＴから引き下げられる．このとき、既に導通状態
となっているトランジスタＱ１２とトランジスタＱ８、
Ｑ６とからなるレシオ回路が形成され、これにより、ビ
ット線Ｂ２、入出力信号線丁罫線は一定電位に保持され
る．この間、入力信号線１０は一定電位を保持し続けて
いるので、両信号線ＩＯ、丁Ｕ間にはメモリセルＭＣＩ
の情報に応じた電位差があらわれる。この情報はデータ
アンプ４を介して外部へ読み出される． この状態で、カラムアドレスデコード信号Ｙ−ＳＷを何
回か切り換えて他のビット線の情報を入出力信号線１０
、丁否に読み出すことになるが、この際に、入出力信号
線ＩＯ、Ｔ”’？）一間の電位差が比較的小さくかつ一
定電圧に保たれているので、１０．ＴＵ間の電位が反転
する場合であっても速やかに電位を反転させることがで
きる．［発明が解決しようとする課題］ 上述した従来の半導体メモリでは、プリチャージ信号Ｐ
ＩＯが立ち上がりプリチャージ動作が完了した後におい
て、第６図に示すように、時刻Ｔ１において信号線ＩＯ
、丁？ｌｆｆへの情報の読み出しを行っているが、この
時刻Ｔｌの後に電源電圧ＶＣＣが低下して電圧ＶＣＣ２
となった場合、ハイレベル側の信号線例えば信号線１０
にはこの信号線に蓄積されている電荷を引く抜くパスが
存在していないので、信号線ＩＯの電位は電源電圧が低
下する以前のレベルのままに保持される。一方、ローレ
ベル側の信号線Ｔ？ｌＴは、トランジスタＱ１２、Ｑ８
およびＱ６から横成されるレシオ回路に接続されている
ため、電源電圧の低下に追従してその電位は下がる．従
って、信号線１０、丁万間の電位差は電源電圧低下後の
時刻Ｔ２においては時刻Ｔ１よりも開いており、時刻Ｔ
２において力ラムアドレスデコード信号Ｙ−ＳＷの切り
換えにより別のビット線が、信号線ＩＯ、Ｔｍ−に接続
される場合には、信号線ＩＯ，ＴＴｆの電位が反転する
状況にあっては、その反転に長時間を要することになる
． ［課題を解決するための手段］ この発明の半導体メモリは、ワード線によって選択され
たメモリセルの情報が読み出される対をなすビット線（
Ｂｌ、Ｂ２＞と、ビット線間の電位差を増幅するセンス
アンブ（３〉と、カラムアドレスデコード信号によりコ
ントロールされるトランスファスイッチ（Ｑ７、Ｑ８）
を介して前記ビット線と接続される対をなす入出力信号
線（ＩＯ、ＴＶ）と、読み出し時に入出力信号線の電位
を一定以下に低下させないように動作するプルアップ用
トランジスタ（Ｑ１２、Ｑ１３）とを具備するものであ
って、前記対をなす入出力信号線（１０、丁万）間には
抵抗および／またはＭＯＳ｝ランジスタからなる電流パ
ス（Ｑ１４）が接続されている．該電流パスの電流供給
能力はプルアップ用トランジスタＱ１２、０１３のそれ
の数十分の１以下になされている． ［実施例］ 次に、本発明の実施例について図面を参照して説明する
． 第１図は、本発明の第１の実施例を示す回路図である．
第１図において、第４図の従来例の部分と同等の部分に
は同一の記号が付されているので重複する説明は省略す
る．この実施例の第４図に示された従来例と相違する点
は、入出力信号線ＩＯ、丁万にソース、ドレインが接続
され、ゲートに電源電圧が印加されたｎチャネルＭＯＳ
型トランジスタＱ１４が設けられている点である．次に
、この実施例の動作について説明する．第２図は、この
実施例の動作を説明するための各部の信号波形図である
．時刻Ｔ１までの動作は従来例と同様である．時刻Ｔ１
以後に、電源電圧ＶＣＣが低下して電圧ＶＣＣ２となっ
た場合、信号線ｒ？）一は、従来例と同様にトランジス
タＱ１２、Ｑ８、Ｑ６からなる回路により、その電位は
低下する．また、信号線１０については、トランジスタ
Ｑ１４による電流パスが形成されるので、その電位も低
下する．そのため、電源電圧が低下した時刻Ｔ２におい
ても信号線１０、ｒＴｙ間の電位差は時刻Ｔ１における
電位差と同等となる．したがって、信号線ＩＯ、ｒｆｆ
の電位が反転する場合の反転速度は、電源電圧が低下す
る前のそれと同等となる． ところで、半導体メモリの読み出し速度は数十ｎｓ程度
であるが、一般に電源電圧の変動は最短でも数μＳオー
ダとなっているため、トランジスタＱ１４の電流能力は
トランジスタＱ６、Ｑ８、Ｑ１２等のそれの数十〜数百
分の１以下にすることができる。よって、トランジスタ
Ｑ１４を接続しても、信号線ＩＯ，Ｔ▼線間に電位差を
発生させる速度すなわち読み出し速度には影響を及ぼさ
ないようにすることできる。
れるように、メモリセルアレイ１内において、ＭＯＳト
ランジスタＱ１、Ｑ２と容量素子Ｃ１、Ｃ２とから構成
されたメモリセルＭＣＩ、ＭＣ２は、ビット線Ｂ１、Ｂ
２、ワード線Ｗ１、Ｗ２に接続されている．ビット線Ｂ
ｌ，Ｂ２は一方において、ビット線バランスプリチャー
ジ部２と接続され、他方において、ｐチャネルＭＯＳＩ
−ランジスタＱ３、Ｑ４およびｎチャネルＭＯＳトラン
ジスタＱ５、Ｑ６によって楕戒され、センスアンプ駆動
信号ＳＡＰ，ＳＡＮＢによって駆動されるセンスアンプ
３に接続されている．ビット線Ｂｌ、Ｂ２にはまた力ラ
ムアドレスデコード信号Ｙ−ＳＷによってコントロール
されるｎチャネルＭＯＳトランジスタＱ７、Ｑ８を介し
て入出力信号線ＩＯ、ｒσが接続されている．この入出
力信号線ＩＯ、ＴＵには、ブリチャージ信号ＰＩＯによ
ってコントロールされるｐチャネルＭＯＳ｝ランジスタ
Ｑ９〜Ｑｌｌによって横戒され、書き込み、読み出しの
ない期間内に信号線ＩＯ、丁でを電源電圧■ＣＣもしく
は他のプリチャージ電位ＶＣＶＴに充電するＩＯ線バラ
ンスプリチャージ部５、読み出し期間中に信号ＰＩＯと
同様の値をとるリードモード信号ＲＭによってコントロ
ールされるｎチャネルＭＯＳ｝ランジスタＱ１２、Ｑ１
３、および入出力線ＩＯ、丁百間の電位差を増幅するデ
ータアンプ４が接続されている．次に、この半導体メモ
リの動作について説明する．第５図は、第４（７ｌに示
された回路の各部の信号波形図である． 予め、ビット線Ｂ１、Ｂ２はブリチャージ電位ＶＭにブ
リチャージされているものとする．読み出し時に、１つ
のワード線Ｗ１が選択され、このワード線Ｗ１の電圧が
立ち上がると、メモリセルＭＣＩのトランジスタＱ１が
オンし、ビット線Ｂ１とメモリセルＭＣＩの容量素子Ｃ
１とが結合して、Ｃ１の電位ＶＭＩが図に示すようにハ
イレベルの電位であれば、ビット線Ｂ１の電圧がわずか
に高くなる（ＣＩの電位ＶＭＩはプリチャージ電位ＶＭ
近くまで下がる）． 次に、センスアンプの駆動信号ＳＡＰが■ＣＣレベルに
、ＳＡＮＢがＧＮＤレベルに立ち上がると、センスアン
プ３はビット線Ｂｌ、Ｂ２間の電位差を増幅する．その
途中でプリチャージ信号Ｐ１０は立ち上がり、入出力信
号線１０．ＴＵに対するプリチャージ動作は終了する．
同時に、プルアップトランジスタであるｎチャネルＭＯ
Ｓ｝ランジスタＱ１２、Ｑ１３がリードモード信号ＲＭ
によりオン状態となる．しかる後、カラムアドレスデコ
ード信号Ｙ−ＳＷの電圧が立ち上がるとトランジスタＱ
８を介して信号線一「万一のレベルがブリチャージ電位
ＶＣＶＴから引き下げられる．このとき、既に導通状態
となっているトランジスタＱ１２とトランジスタＱ８、
Ｑ６とからなるレシオ回路が形成され、これにより、ビ
ット線Ｂ２、入出力信号線丁罫線は一定電位に保持され
る．この間、入力信号線１０は一定電位を保持し続けて
いるので、両信号線ＩＯ、丁Ｕ間にはメモリセルＭＣＩ
の情報に応じた電位差があらわれる。この情報はデータ
アンプ４を介して外部へ読み出される． この状態で、カラムアドレスデコード信号Ｙ−ＳＷを何
回か切り換えて他のビット線の情報を入出力信号線１０
、丁否に読み出すことになるが、この際に、入出力信号
線ＩＯ、Ｔ”’？）一間の電位差が比較的小さくかつ一
定電圧に保たれているので、１０．ＴＵ間の電位が反転
する場合であっても速やかに電位を反転させることがで
きる．［発明が解決しようとする課題］ 上述した従来の半導体メモリでは、プリチャージ信号Ｐ
ＩＯが立ち上がりプリチャージ動作が完了した後におい
て、第６図に示すように、時刻Ｔ１において信号線ＩＯ
、丁？ｌｆｆへの情報の読み出しを行っているが、この
時刻Ｔｌの後に電源電圧ＶＣＣが低下して電圧ＶＣＣ２
となった場合、ハイレベル側の信号線例えば信号線１０
にはこの信号線に蓄積されている電荷を引く抜くパスが
存在していないので、信号線ＩＯの電位は電源電圧が低
下する以前のレベルのままに保持される。一方、ローレ
ベル側の信号線Ｔ？ｌＴは、トランジスタＱ１２、Ｑ８
およびＱ６から横成されるレシオ回路に接続されている
ため、電源電圧の低下に追従してその電位は下がる．従
って、信号線１０、丁万間の電位差は電源電圧低下後の
時刻Ｔ２においては時刻Ｔ１よりも開いており、時刻Ｔ
２において力ラムアドレスデコード信号Ｙ−ＳＷの切り
換えにより別のビット線が、信号線ＩＯ、Ｔｍ−に接続
される場合には、信号線ＩＯ，ＴＴｆの電位が反転する
状況にあっては、その反転に長時間を要することになる
． ［課題を解決するための手段］ この発明の半導体メモリは、ワード線によって選択され
たメモリセルの情報が読み出される対をなすビット線（
Ｂｌ、Ｂ２＞と、ビット線間の電位差を増幅するセンス
アンブ（３〉と、カラムアドレスデコード信号によりコ
ントロールされるトランスファスイッチ（Ｑ７、Ｑ８）
を介して前記ビット線と接続される対をなす入出力信号
線（ＩＯ、ＴＶ）と、読み出し時に入出力信号線の電位
を一定以下に低下させないように動作するプルアップ用
トランジスタ（Ｑ１２、Ｑ１３）とを具備するものであ
って、前記対をなす入出力信号線（１０、丁万）間には
抵抗および／またはＭＯＳ｝ランジスタからなる電流パ
ス（Ｑ１４）が接続されている．該電流パスの電流供給
能力はプルアップ用トランジスタＱ１２、０１３のそれ
の数十分の１以下になされている． ［実施例］ 次に、本発明の実施例について図面を参照して説明する
． 第１図は、本発明の第１の実施例を示す回路図である．
第１図において、第４図の従来例の部分と同等の部分に
は同一の記号が付されているので重複する説明は省略す
る．この実施例の第４図に示された従来例と相違する点
は、入出力信号線ＩＯ、丁万にソース、ドレインが接続
され、ゲートに電源電圧が印加されたｎチャネルＭＯＳ
型トランジスタＱ１４が設けられている点である．次に
、この実施例の動作について説明する．第２図は、この
実施例の動作を説明するための各部の信号波形図である
．時刻Ｔ１までの動作は従来例と同様である．時刻Ｔ１
以後に、電源電圧ＶＣＣが低下して電圧ＶＣＣ２となっ
た場合、信号線ｒ？）一は、従来例と同様にトランジス
タＱ１２、Ｑ８、Ｑ６からなる回路により、その電位は
低下する．また、信号線１０については、トランジスタ
Ｑ１４による電流パスが形成されるので、その電位も低
下する．そのため、電源電圧が低下した時刻Ｔ２におい
ても信号線１０、ｒＴｙ間の電位差は時刻Ｔ１における
電位差と同等となる．したがって、信号線ＩＯ、ｒｆｆ
の電位が反転する場合の反転速度は、電源電圧が低下す
る前のそれと同等となる． ところで、半導体メモリの読み出し速度は数十ｎｓ程度
であるが、一般に電源電圧の変動は最短でも数μＳオー
ダとなっているため、トランジスタＱ１４の電流能力は
トランジスタＱ６、Ｑ８、Ｑ１２等のそれの数十〜数百
分の１以下にすることができる。よって、トランジスタ
Ｑ１４を接続しても、信号線ＩＯ，Ｔ▼線間に電位差を
発生させる速度すなわち読み出し速度には影響を及ぼさ
ないようにすることできる。
第３図は本発明の第２の実施例を示す回路図である．こ
の実施例の第１図に示した先の実施例と相違する点は、
ソース、ゲートをそれぞれ信号線ＩＯ、丁万に、ドレイ
ンを電源に接続したｎチャネルＭＯＳ型トランジスタＱ
１５、Ｑ１６を設けた点である． このトランジスタＱ１５、Ｑ１６は、電源電圧の低下が
このトランジスタのしきい値電圧ＶＴ以上の大幅なもの
であった場合に、信号線ＩＯもしくはー「万−の電荷を
Ｖ Ｃ Ｃ ２ ＋ Ｖ ｔ電位まで引き抜くダイオー
ドの役割をはたし、トランジスタＱ１４の負荷を軽減さ
せる． 以上の実施例では、信号線ＩＯ．Ｔｍ一間にはトランジ
スタＱ１４が接続されていたが、これに替えて、抵抗あ
るいは抵抗とトランジスタとの直列回路を接続するよう
にしてもよい．この場合にも電流パスの電流供給能力は
トランジスタＱ６、Ｑ８、Ｑ１２のそれの数十分の１以
下となされ、この素子の接続によって読み出し速度の低
下が生じないようになされる． ［発明の効果］ 以上説明したように、本発明は、入出カ信号線ＩＯ、一
「万一間に抵抗および／またはトランジスタを接続する
ことによりその間に電流パスを形成したものであるので
、本発明によれば、電源電圧が低下した場合でも信号線
ＩＯ、丁万間の電位差を一定に保つことができる．した
がって、本発明によれば、入出力信号線ＩＯ、丁百の電
位が反転する場合に、その反転速度を低下せしめないよ
うにすることでき、高速度読み出し動作が阻害されるの
を防止することができる．
の実施例の第１図に示した先の実施例と相違する点は、
ソース、ゲートをそれぞれ信号線ＩＯ、丁万に、ドレイ
ンを電源に接続したｎチャネルＭＯＳ型トランジスタＱ
１５、Ｑ１６を設けた点である． このトランジスタＱ１５、Ｑ１６は、電源電圧の低下が
このトランジスタのしきい値電圧ＶＴ以上の大幅なもの
であった場合に、信号線ＩＯもしくはー「万−の電荷を
Ｖ Ｃ Ｃ ２ ＋ Ｖ ｔ電位まで引き抜くダイオー
ドの役割をはたし、トランジスタＱ１４の負荷を軽減さ
せる． 以上の実施例では、信号線ＩＯ．Ｔｍ一間にはトランジ
スタＱ１４が接続されていたが、これに替えて、抵抗あ
るいは抵抗とトランジスタとの直列回路を接続するよう
にしてもよい．この場合にも電流パスの電流供給能力は
トランジスタＱ６、Ｑ８、Ｑ１２のそれの数十分の１以
下となされ、この素子の接続によって読み出し速度の低
下が生じないようになされる． ［発明の効果］ 以上説明したように、本発明は、入出カ信号線ＩＯ、一
「万一間に抵抗および／またはトランジスタを接続する
ことによりその間に電流パスを形成したものであるので
、本発明によれば、電源電圧が低下した場合でも信号線
ＩＯ、丁万間の電位差を一定に保つことができる．した
がって、本発明によれば、入出力信号線ＩＯ、丁百の電
位が反転する場合に、その反転速度を低下せしめないよ
うにすることでき、高速度読み出し動作が阻害されるの
を防止することができる．
第１図は本発明の第１の実施例を示す回路図、第２図は
その動作説明図、第３図は本発明の第２の実施例を示す
回路図、第４図は従来例を示す回路図、第５図、第６図
は、それぞれ、その動作説明図である．
その動作説明図、第３図は本発明の第２の実施例を示す
回路図、第４図は従来例を示す回路図、第５図、第６図
は、それぞれ、その動作説明図である．
Claims (2)
- （１）複数対のビット線、複数のワード線およびビット
線とワード線とに接続された複数のメモリセルを備えた
メモリセルアレイと、対となるビット線間の差電圧を増
幅する複数のセンスアンプと、前記対となるビット線に
アドレスデコード信号によりコントロールされるトラン
スファスイッチを介して接続される対をなす入出力信号
線と、前記対をなす入出力信号線のそれぞれに接続され
た読み出し時にそれぞれの入出力信号線のレベルをその
レベルが一定以下とならないように保持する第１および
第２のプルアップトランジスタと、前記対をなす入出力
信号線間に接続された電流パスとを具備した半導体メモ
リ。 - （２）対をなす入出力信号線間に接続された電流パスの
電流供給能力は、第１、第２のプルアップトランジスタ
のそれの数十分の１以下である請求項１記載の半導体メ
モリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1299320A JPH03160689A (ja) | 1989-11-17 | 1989-11-17 | 半導体メモリ |
| KR1019900018470A KR940005685B1 (ko) | 1989-11-17 | 1990-11-15 | 반도체 메모리 소자 |
| EP90121957A EP0429018B1 (en) | 1989-11-17 | 1990-11-16 | Semiconductor memory device having input/output data signal lines propagating data bit at high-speed regardless of fluctuation in power voltage signal |
| DE69025133T DE69025133T2 (de) | 1989-11-17 | 1990-11-16 | Halbleiterspeicheranordnung mit Eingangs-/Ausgangs-Datensignalleitungen, die Bitinformation in Hochgeschwindigkeit übertragen unabhängig von der Schwankung des Speisespannungssignals |
| US07/615,738 US5124947A (en) | 1989-11-17 | 1990-11-19 | Semiconductor memory device having input/output data signal lines propagating data bit at high-speed regardless of fluctuation in power voltage level |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1299320A JPH03160689A (ja) | 1989-11-17 | 1989-11-17 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03160689A true JPH03160689A (ja) | 1991-07-10 |
Family
ID=17871015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1299320A Pending JPH03160689A (ja) | 1989-11-17 | 1989-11-17 | 半導体メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5124947A (ja) |
| EP (1) | EP0429018B1 (ja) |
| JP (1) | JPH03160689A (ja) |
| KR (1) | KR940005685B1 (ja) |
| DE (1) | DE69025133T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2596180B2 (ja) * | 1990-05-28 | 1997-04-02 | 日本電気株式会社 | 半導体集積メモリ回路 |
| JP2748053B2 (ja) * | 1991-07-23 | 1998-05-06 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2991546B2 (ja) * | 1991-10-07 | 1999-12-20 | 株式会社東芝 | 半導体集積回路 |
| KR0127263B1 (ko) * | 1993-02-23 | 1997-12-29 | 사토 후미오 | 반도체 집적회로 |
| DE4437493A1 (de) * | 1994-10-20 | 1996-04-25 | Werner Siegert | Laserstrahlgerät zur Rotationsnivellierung |
| US7471569B2 (en) * | 2005-06-15 | 2008-12-30 | Infineon Technologies Ag | Memory having parity error correction |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6032911B2 (ja) * | 1979-07-26 | 1985-07-31 | 株式会社東芝 | 半導体記憶装置 |
| JPS595989B2 (ja) * | 1980-02-16 | 1984-02-08 | 富士通株式会社 | スタティック型ランダムアクセスメモリ |
| JPS61237290A (ja) * | 1985-04-12 | 1986-10-22 | Sony Corp | ビツト線駆動回路 |
| US4740921A (en) * | 1985-10-04 | 1988-04-26 | Motorola, Inc. | Precharge of a dram data line to an intermediate voltage |
| JPH0642318B2 (ja) * | 1988-01-18 | 1994-06-01 | 株式会社東芝 | 半導体メモリ |
-
1989
- 1989-11-17 JP JP1299320A patent/JPH03160689A/ja active Pending
-
1990
- 1990-11-15 KR KR1019900018470A patent/KR940005685B1/ko not_active IP Right Cessation
- 1990-11-16 DE DE69025133T patent/DE69025133T2/de not_active Expired - Fee Related
- 1990-11-16 EP EP90121957A patent/EP0429018B1/en not_active Expired - Lifetime
- 1990-11-19 US US07/615,738 patent/US5124947A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0429018B1 (en) | 1996-01-31 |
| KR940005685B1 (ko) | 1994-06-22 |
| US5124947A (en) | 1992-06-23 |
| DE69025133D1 (de) | 1996-03-14 |
| DE69025133T2 (de) | 1996-07-18 |
| EP0429018A2 (en) | 1991-05-29 |
| EP0429018A3 (en) | 1992-09-30 |
| KR910010518A (ko) | 1991-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4973864A (en) | Sense circuit for use in semiconductor memory | |
| US6105106A (en) | Computer system, memory device and shift register including a balanced switching circuit with series connected transfer gates which are selectively clocked for fast switching times | |
| EP0196586B1 (en) | Static semiconductor memory device | |
| US4933906A (en) | Non-volatile semiconductor memory device | |
| US4932002A (en) | Bit line latch sense amp | |
| US5291447A (en) | Semiconductor memory device having function of controlling sense amplifiers | |
| JPH02201797A (ja) | 半導体メモリ装置 | |
| JPH0373080B2 (ja) | ||
| JPH0447584A (ja) | 半導体メモリ | |
| JPH0249515B2 (ja) | ||
| JP3606951B2 (ja) | 半導体記憶装置 | |
| JPH029081A (ja) | 半導体記憶装置 | |
| JPH0422318B2 (ja) | ||
| US5323345A (en) | Semiconductor memory device having read/write circuitry | |
| JPH06162776A (ja) | 半導体メモリ回路 | |
| KR930001652B1 (ko) | 반도체 기억장치 | |
| US4380055A (en) | Static RAM memory cell | |
| JPH03160689A (ja) | 半導体メモリ | |
| KR960004737B1 (ko) | 반도체 집적 회로 | |
| JPH0883491A (ja) | データ読出回路 | |
| JP2523736B2 (ja) | 半導体記憶装置 | |
| JPS61222096A (ja) | Ｃｍｏｓ ｒｏｍデ−タ選択回路 | |
| JP2876799B2 (ja) | 半導体記憶装置 | |
| JPH0690875B2 (ja) | 半導体記憶回路 | |
| JPS6224495A (ja) | 半導体記憶装置 |