KR910010518A - 반도체 메모리 장치 - Google Patents

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KR910010518A
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가즈히로 나까따
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세끼모또 다다히로
니뽄 덴끼 가부시끼가이샤
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Abstract

내용 없음

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명을 구현하는 랜덤 엑세스 메모리 장치의 배열의 도시한 회로도,
제6도는 본 발명을 구현하는 다른 랜덤 엑세스 메모리 장치의 배열을 도시한 회로도,
제7도는 본 발명을 구현하는 또다른 랜덤 엑세스 메모리 장치의 배열을 도시한 회로도.

Claims (2)

  1. 열 및 로우와 저장 데이타 비트에 각각 배치되는 복수의 메모리 셀(M11/Mm1/M1m/M1n)과, 상기 메모리 셀의 열에 각각 결합되며, 상기 제1비트 라인(BL1) 및 상기 제1비트 라인과 쌍으로 되는 제2비트 라인(BL2)을 가지는 복수의 비트 라인쌍(BLP1, BLPm)과 상기 메모리 셀의 로우에 각각 결합되며, 상기 복수의 비트라인쌍 상의 전압 레벨의 적은 전압차를 발생시키기 위해 상기 메모리 셀을 선택적으로 활성화시키는 복수의 워드라인(W1/Wm)과, 상기 복수의 비트 라인쌍에 각각 결합되는 복수의 센스 증폭기 회로(SA1/SAm)와, 여기서, 상기 복수의 센스 증폭기 회로 각각은 제1전압원(Vcc)과 상기 제1 및 제2비트 라인중의 하나 사이에 제1전류 통로(Q43또는 Q44)를 제공하며, 제2전압원과 상기 관련 비트 라인쌍 상의 상기 적은 차에 의해 상기 제1 및 제2전압원중의 나머지 하나 사이에 제2전류 통로(Q45 또는Q46)을 제공하며, 제1 및 제2데이타 신호 라인(44a/44b)과, 상기 제1 및 제2데이타 신호 라인과 상기 복수의 비트 라인쌍중의 한 비트 라인쌍의 제1 및 제2비트 라인을 상호 접속시키는 열선택기 회로(43)와, 상기 제1전압원과 상기 제1 및 제2데이타 신호라인 사이에 각각 결합되며, 상기 제1 및 제2데이타 신호 라인상의전압 레벨이 예정된 전압 범위내에서 변경되도록 상기 제1 및 제2데이타 신호 통로에 보충 전류를 제공하는 제3 및 제4전류 통로(Q50/Q51)를 구비하는 반도체 메모리 장치에 있어서, 제5전류 통로(Q41:71:Q81/81)가 상기 제1 및 제2데이타 신호 라인 사이에 결합되어 상기 제1전압원에서의 전압 레벨이 변동할 때, 상기 제1 및 제2데이타 신호 라인중의 한 라인상의 전압 레벨이 상기 제1 및 제2데이타 신호라인중의 나머지 라인 상의 전압 레벨을 따르는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 소자는 상기 제1전압원과 상기 제1 및 제2데이타 신호 라인 사이에 결합되며, 드레인 노드에 각각 결합된 각각의 게이트 전극을 가지는 제6 및 제7 전류 통로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900018470A 1989-11-17 1990-11-15 반도체 메모리 소자 KR940005685B1 (ko)

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JP1299320A JPH03160689A (ja) 1989-11-17 1989-11-17 半導体メモリ
JP1-299320 1989-11-17
JP299320 1989-11-17

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KR940005685B1 KR940005685B1 (ko) 1994-06-22

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KR940005685B1 (ko) 1994-06-22
US5124947A (en) 1992-06-23
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DE69025133T2 (de) 1996-07-18
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