JPS61158093A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS61158093A JPS61158093A JP59277814A JP27781484A JPS61158093A JP S61158093 A JPS61158093 A JP S61158093A JP 59277814 A JP59277814 A JP 59277814A JP 27781484 A JP27781484 A JP 27781484A JP S61158093 A JPS61158093 A JP S61158093A
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- JP
- Japan
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- gate
- data
- output
- write
- input terminal
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１」１艷
本発明は、メモリ装置に関し、特に情報の書き込み及び
読み出しが行なえるメモリ装置に関する。
読み出しが行なえるメモリ装置に関する。
背景技術
スタティックＲＡＭ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｌｏｒｙ）等のメモリ装置においては、大容量
化のためにセルの大きさが極めて小さくなっていてビッ
ト線の駆動能力が小さくなっておりまた同一のビット線
に接続されるセルの数が多いため寄生容量が大きくなっ
ている。このため、読み出し時にセルから出力されたデ
ータ信号を増幅するセンスアンプを例えば１コラム当り
に１つ設けられた複数のプリセンスアンプとこれら複数
のプリセンスアンプの出力共通接続点に導出された信号
を増幅するメインセンスアンプとで形成して奇生容量か
らなる負荷容量の分割及び信号レベルの最適化を図って
アクセス時間を短縮することが通常行なわれている。
Ｍｅｌｏｒｙ）等のメモリ装置においては、大容量
化のためにセルの大きさが極めて小さくなっていてビッ
ト線の駆動能力が小さくなっておりまた同一のビット線
に接続されるセルの数が多いため寄生容量が大きくなっ
ている。このため、読み出し時にセルから出力されたデ
ータ信号を増幅するセンスアンプを例えば１コラム当り
に１つ設けられた複数のプリセンスアンプとこれら複数
のプリセンスアンプの出力共通接続点に導出された信号
を増幅するメインセンスアンプとで形成して奇生容量か
らなる負荷容量の分割及び信号レベルの最適化を図って
アクセス時間を短縮することが通常行なわれている。
従来のかかるメモリ装置の一部分を第１図に示す。第１
図において、全メモリセルを２次元的に配列したときに
形成される複数のコラム（列）のうちの１つにおけるＮ
個のメモリセルＣ＋”ＯＮ及びこれらＮ個のメモリセル
ｃ１〜ＣＮにおけるデータの書き込み及び読み出しをな
すための回路のみが示されている。メモリセルＣ１〜Ｏ
Ｎのうらの１つから出力されかつ互いに逆極性の一対の
読み出しデータ信号は一対のビット線Ｂ＋ 、８２上に
送出される。ビット線Ｂ＋ 、８２上に送出された読み
出しデータ信号はプリセンスアンプ１に供給される。ビ
ット線Ｂ＋ 、Ｂ２には書き込み回路２におけるＦＥＴ
（電界効果トランジスタ）からなるスイッチ３．４の
出力端子がそれぞれ接続されている。スイッチ３．４の
制御入力端子には複数のコラムのうちの１つを選択する
ためのコラムデコーダとしてのＡＮＤ （論理積）ゲー
ト５の出力が印加されている。これらスイッチ３．４の
入力端子には互いに逆極性の書き込みデータ信号が供給
される。尚、ＡＮＤゲート５にはアドレス入力端子（図
示せず）に供給されかつ記憶位置を指定するアドレスデ
ータの一部を形成する複数のビットの値に応じた信号が
供給されている。
図において、全メモリセルを２次元的に配列したときに
形成される複数のコラム（列）のうちの１つにおけるＮ
個のメモリセルＣ＋”ＯＮ及びこれらＮ個のメモリセル
ｃ１〜ＣＮにおけるデータの書き込み及び読み出しをな
すための回路のみが示されている。メモリセルＣ１〜Ｏ
Ｎのうらの１つから出力されかつ互いに逆極性の一対の
読み出しデータ信号は一対のビット線Ｂ＋ 、８２上に
送出される。ビット線Ｂ＋ 、８２上に送出された読み
出しデータ信号はプリセンスアンプ１に供給される。ビ
ット線Ｂ＋ 、Ｂ２には書き込み回路２におけるＦＥＴ
（電界効果トランジスタ）からなるスイッチ３．４の
出力端子がそれぞれ接続されている。スイッチ３．４の
制御入力端子には複数のコラムのうちの１つを選択する
ためのコラムデコーダとしてのＡＮＤ （論理積）ゲー
ト５の出力が印加されている。これらスイッチ３．４の
入力端子には互いに逆極性の書き込みデータ信号が供給
される。尚、ＡＮＤゲート５にはアドレス入力端子（図
示せず）に供給されかつ記憶位置を指定するアドレスデ
ータの一部を形成する複数のビットの値に応じた信号が
供給されている。
一方、ブリセンスアンプ１においてビット線Ｂ１、Ｂ２
にそれぞれ送出された互いに逆極性の一対の読み出しデ
ータ信号は、ＦＥ’ｒ６，７のゲート入力となっている
。ＦＥＴ６．７は、互いのソース同士が接続された差動
対を形成している。ＦＥＴ６．７のソース共通接続点に
はＦＥＴ８のドレインが接続されている。このＦＥＴ８
のソースは接地されている。また、ＦＥＴ６．７の各ド
レインにはＦＥＴ９，１０の各ソースが接続されている
。これらＦＥＴ８．９．１０のゲートにはＡＮＤゲート
５の出力が供給されている。また、ＦＥＴ９．１０（７
）各トレインハ、データＷＡＤ＋ 、 Ｄｚにそれぞれ
接続されている。これらデータＩＩＤ＋ ＋ ０２には
負荷抵抗として作用するＦＥＴ１１゜１２の各ドレイン
が接続されている。ＦＥＴ１１゜１２の各ソースには電
源電圧Ｖ■が印加されている。また、これらＦＥＴ１１
．１２の各ゲートは接地されている。
にそれぞれ送出された互いに逆極性の一対の読み出しデ
ータ信号は、ＦＥ’ｒ６，７のゲート入力となっている
。ＦＥＴ６．７は、互いのソース同士が接続された差動
対を形成している。ＦＥＴ６．７のソース共通接続点に
はＦＥＴ８のドレインが接続されている。このＦＥＴ８
のソースは接地されている。また、ＦＥＴ６．７の各ド
レインにはＦＥＴ９，１０の各ソースが接続されている
。これらＦＥＴ８．９．１０のゲートにはＡＮＤゲート
５の出力が供給されている。また、ＦＥＴ９．１０（７
）各トレインハ、データＷＡＤ＋ 、 Ｄｚにそれぞれ
接続されている。これらデータＩＩＤ＋ ＋ ０２には
負荷抵抗として作用するＦＥＴ１１゜１２の各ドレイン
が接続されている。ＦＥＴ１１゜１２の各ソースには電
源電圧Ｖ■が印加されている。また、これらＦＥＴ１１
．１２の各ゲートは接地されている。
ＦＥＴ６〜１２によって差動アンプが形成されており、
ＡＮＤゲート５の出力が高レベルになつ ゛たと
きすなわちメモリセルＣ１〜ＣＮが存在するコラムが選
択されたときＦＥＴ６，７の入力を反転増幅した信号が
データ線ＤＩ 、Ｄｚに送出される。ＡＮＤゲート５の
出力が低レベルのときは、ＦＥＴ８．９．１０がオフと
なり、データｌｌＤ＋。
ＡＮＤゲート５の出力が高レベルになつ ゛たと
きすなわちメモリセルＣ１〜ＣＮが存在するコラムが選
択されたときＦＥＴ６，７の入力を反転増幅した信号が
データ線ＤＩ 、Ｄｚに送出される。ＡＮＤゲート５の
出力が低レベルのときは、ＦＥＴ８．９．１０がオフと
なり、データｌｌＤ＋。
Ｄｚの電圧レベルはＦＥＴＩＩ、１２の作用によって電
源電圧Ｖｃｏと同等となる。
源電圧Ｖｃｏと同等となる。
データ線Ｄ＋ 、ＤｚにはメモリセルＤＩ−ＯＮ以外の
他のメモリセル（図示せず）から出力された読み出しデ
ータ信号も当該メモリセルが存在するコラム内のＮ個の
メモリセルが接続されているヒツト線（図示せず）及び
プリセンスアンプ１と同一構成の他のブリセンスアンプ
（図示せず）を介して導出される。
他のメモリセル（図示せず）から出力された読み出しデ
ータ信号も当該メモリセルが存在するコラム内のＮ個の
メモリセルが接続されているヒツト線（図示せず）及び
プリセンスアンプ１と同一構成の他のブリセンスアンプ
（図示せず）を介して導出される。
データ線Ｄ＋ 、Ｄｚに導出された信号はメインセンス
アンプ１３によって増幅されたのちバッフ７アンプ等か
らなる入出力回路１４を介してデータ出力端子ＯＵＴに
供給される。
アンプ１３によって増幅されたのちバッフ７アンプ等か
らなる入出力回路１４を介してデータ出力端子ＯＵＴに
供給される。
データ入力端子ＩＮ＋にデータ信号が供給されると、こ
のデータ信号はバッファアンプ等からなる入出力回路１
４を介して書き込み回路２に供給されて所定の信号処理
を施され、豆いに逆極性の一対の書き込みデータ信号と
なってスイッチ３゜４の入力端子に供給される。そして
、アドレスデータによりメモリセルＣ１〜ＯＮのうちの
１つが記憶位置として指定されてＡＮＤゲート５の出力
が高レベルになると、スイッチ３，４がオンとなり、ビ
ット線Ｂ＋ 、Ｂ２に一対の農き込みデータ信号が送出
される。アドレスデータによりメモリセルＣ１−０Ｎの
いずれも指定されなかったときは書き込み回路２と同一
構成の他の書き込み回路（図示せず）によって、指定さ
れたメモリセルと同一コラム内のＮ個のメモリセルが接
続されているビット線（図示せず）に書き込みデータ信
号が送出される。
のデータ信号はバッファアンプ等からなる入出力回路１
４を介して書き込み回路２に供給されて所定の信号処理
を施され、豆いに逆極性の一対の書き込みデータ信号と
なってスイッチ３゜４の入力端子に供給される。そして
、アドレスデータによりメモリセルＣ１〜ＯＮのうちの
１つが記憶位置として指定されてＡＮＤゲート５の出力
が高レベルになると、スイッチ３，４がオンとなり、ビ
ット線Ｂ＋ 、Ｂ２に一対の農き込みデータ信号が送出
される。アドレスデータによりメモリセルＣ１−０Ｎの
いずれも指定されなかったときは書き込み回路２と同一
構成の他の書き込み回路（図示せず）によって、指定さ
れたメモリセルと同一コラム内のＮ個のメモリセルが接
続されているビット線（図示せず）に書き込みデータ信
号が送出される。
尚、入出力回路１４には入力端子ＩＮｚを介してモード
を指定するモード制御信号が供給されている。入出力回
路１４は、このモード制御信号によって書き込みモード
時に低レベルとなる制御信号Ｒ／Ｗ及びこの制御信号と
逆極性の制御信号Ｒ／Ｗを出力するように構成されてい
る。
を指定するモード制御信号が供給されている。入出力回
路１４は、このモード制御信号によって書き込みモード
時に低レベルとなる制御信号Ｒ／Ｗ及びこの制御信号と
逆極性の制御信号Ｒ／Ｗを出力するように構成されてい
る。
以上の如き従来のメモリ装置においては、同一のビット
線に接続されているプリセンスアンプ及び書き込み回路
が同一のコラムデコーダ出力で制御されているので、メ
モリセルにデータを書き込む場合にも選択されたコラム
のビット線に接続されているプリセンスアンプが活性化
され、ビット線上への書き込みデータ信号の送出時にお
ける活性化されたプリセンスアンプの作用によってデー
タ線の電位が大きく変化することとなる。このデータ線
の電位がメインセンスアンプの入力範囲内の値になるま
では正常なデータの読み出しがなされないので、従来の
メモリ装置においては特に人害き化を行なった場合にデ
ータ線の寄生容量の増大によってデータ線の電位が最適
な値に復帰するまでに要する時間が長くなることにより
アクセス時間が長くなるという問題があった。
線に接続されているプリセンスアンプ及び書き込み回路
が同一のコラムデコーダ出力で制御されているので、メ
モリセルにデータを書き込む場合にも選択されたコラム
のビット線に接続されているプリセンスアンプが活性化
され、ビット線上への書き込みデータ信号の送出時にお
ける活性化されたプリセンスアンプの作用によってデー
タ線の電位が大きく変化することとなる。このデータ線
の電位がメインセンスアンプの入力範囲内の値になるま
では正常なデータの読み出しがなされないので、従来の
メモリ装置においては特に人害き化を行なった場合にデ
ータ線の寄生容量の増大によってデータ線の電位が最適
な値に復帰するまでに要する時間が長くなることにより
アクセス時間が長くなるという問題があった。
１貝ｍ
本発明の目的は、データの書き込み時に生じるデータ線
の電位の変化をなくしてアクセス時間を短縮することが
できるメモリ装置を提供することである。
の電位の変化をなくしてアクセス時間を短縮することが
できるメモリ装置を提供することである。
本発明によるメモリ装置は、複数のメモリセルのうちの
１つにデータが書き込まれる書き込み期間においてメモ
リセルのうちの対応する少なくとも１つから出力される
データ信号を増幅する第１増幅手段が活性化されるのを
禁止する活性化禁止手段と、第１増幅手段の出力が送出
されるデータ線を書き込み期間において所定電位にクラ
ンプするクランプ手段とを備えた構成となっている。
１つにデータが書き込まれる書き込み期間においてメモ
リセルのうちの対応する少なくとも１つから出力される
データ信号を増幅する第１増幅手段が活性化されるのを
禁止する活性化禁止手段と、第１増幅手段の出力が送出
されるデータ線を書き込み期間において所定電位にクラ
ンプするクランプ手段とを備えた構成となっている。
実 施 例
以下、本発明の実施例につき第２図を参照して詳細に説
明する。
明する。
第２図において、メモリセルＣ１〜ＣＮ、プリセンスア
ンプ１、書き込み回路２、ＡＮＤゲート５、メインセン
スアンプ１３、入出力回路１４は第１図の装置と同様に
接続されている。しかしながら、本例においてはＡＮＤ
ゲート５の出力は活性化禁止手段としてのＡＮＤゲート
１５を経てプリセンスアンプ１におけるＦＥＴ８．９．
１０のゲートに供給されている。すなわち、ＡＮＤゲー
ト５の出力は書き込み回路２におけるスイッチ３゜４の
制御入力端子及びＡＮＤゲート１５の一方の入力端子に
供給されている。ＡＮＤゲート１５の他方の入力端子に
は書き込み時に低レベルとなる制御信号Ｒ／Ｗが供給さ
れている。このＡＮＤゲート１５の出力がＦＥＴ８．９
．１０のゲート入力となっている。また、データ線Ｄｒ
、ＤＪにはクランプ回路１６を形成するＦＥＴ１７．
１８の各ドレインが接続されている。ＦＥＴ１７．１８
のソースは接地されている。これらＦＥＶ １７゜１８
のゲートには書き込み時に高レベルとなる制御信号Ｒ／
Ｗが供給されている。
ンプ１、書き込み回路２、ＡＮＤゲート５、メインセン
スアンプ１３、入出力回路１４は第１図の装置と同様に
接続されている。しかしながら、本例においてはＡＮＤ
ゲート５の出力は活性化禁止手段としてのＡＮＤゲート
１５を経てプリセンスアンプ１におけるＦＥＴ８．９．
１０のゲートに供給されている。すなわち、ＡＮＤゲー
ト５の出力は書き込み回路２におけるスイッチ３゜４の
制御入力端子及びＡＮＤゲート１５の一方の入力端子に
供給されている。ＡＮＤゲート１５の他方の入力端子に
は書き込み時に低レベルとなる制御信号Ｒ／Ｗが供給さ
れている。このＡＮＤゲート１５の出力がＦＥＴ８．９
．１０のゲート入力となっている。また、データ線Ｄｒ
、ＤＪにはクランプ回路１６を形成するＦＥＴ１７．
１８の各ドレインが接続されている。ＦＥＴ１７．１８
のソースは接地されている。これらＦＥＶ １７゜１８
のゲートには書き込み時に高レベルとなる制御信号Ｒ／
Ｗが供給されている。
以上の構成において、書き込みモードが指定されて制御
信号Ｒ／Ｗが低レベルとなり、ＡＮＤゲート５の出力が
高レベルとなってメモリセルＣ１〜ＣＮによって形成さ
れているコラムが選択されると、ゲート回路３，４より
書き込みデータ信号がビット線Ｂ＋ 、Ｂ２上に送出さ
れる。しかしながら、このときＡＩ’Ｊｌ）ゲート１５
の出力が低レベルとなるので、プリセンスアンプ１にお
けるＦＥＴ８．９．１０がオフとなる。そうすると、プ
リセンスアンプ１が活性化されずデータ線Ｄ＋ 、 Ｄ
２の電位はＦＥＴＩ １と１７間のトランジスタサイズ
比及びＦＥＴＩ ２と１８間のトランジスタサイズ比に
よって定まる分圧比をもって電源電圧ＶＷを分圧する分
圧点における電位と等電位になる。
信号Ｒ／Ｗが低レベルとなり、ＡＮＤゲート５の出力が
高レベルとなってメモリセルＣ１〜ＣＮによって形成さ
れているコラムが選択されると、ゲート回路３，４より
書き込みデータ信号がビット線Ｂ＋ 、Ｂ２上に送出さ
れる。しかしながら、このときＡＩ’Ｊｌ）ゲート１５
の出力が低レベルとなるので、プリセンスアンプ１にお
けるＦＥＴ８．９．１０がオフとなる。そうすると、プ
リセンスアンプ１が活性化されずデータ線Ｄ＋ 、 Ｄ
２の電位はＦＥＴＩ １と１７間のトランジスタサイズ
比及びＦＥＴＩ ２と１８間のトランジスタサイズ比に
よって定まる分圧比をもって電源電圧ＶＷを分圧する分
圧点における電位と等電位になる。
従って、データの書き込み時にデータ線Ｄ＋ 、 Ｄ２
の電位をメインセンスアンプ１３の入力範囲内お値にな
るようにすることができ、データの書き込みに続く読み
出し期間においてデータ線Ｄ＋。
の電位をメインセンスアンプ１３の入力範囲内お値にな
るようにすることができ、データの書き込みに続く読み
出し期間においてデータ線Ｄ＋。
Ｄ２の電位を最適な値に変化させるに要する時間が不要
となってアクセス時間が短縮されることとなる。
となってアクセス時間が短縮されることとなる。
発明の効果
以上詳述した如く本発明によるメモリ装置は、書き込み
期間においてメインセンスアンプの入力端に接続されて
いるデータ線の電位を所定電位にクランプする構成とな
っているので、データの書き込みに続く読み出し期間に
おいてデータ線Ｄ＋。
期間においてメインセンスアンプの入力端に接続されて
いるデータ線の電位を所定電位にクランプする構成とな
っているので、データの書き込みに続く読み出し期間に
おいてデータ線Ｄ＋。
Ｄ２の電位を予め最適な電位に設定しておくことができ
、アクセス時間を短縮することができることどなる。従
って、本発明はデータの書き込みと読み出しとが交互に
繰り返してなされるメモリ装置に適用して好適である。
、アクセス時間を短縮することができることどなる。従
って、本発明はデータの書き込みと読み出しとが交互に
繰り返してなされるメモリ装置に適用して好適である。
第１図は、従来のメモリ装置を示す回路ブロック図、第
２図は、本発明の一実施例を示す回路ブロック図である
。 主要部分の符号の説明 １・・・・・・プリセンスアンプ ２・・・・・・書き込み回路 ５．１５・・・・・・ＡＮＤゲート １３・・・・・・メインセンスアンプ １６・・・・・・クランプ回路
２図は、本発明の一実施例を示す回路ブロック図である
。 主要部分の符号の説明 １・・・・・・プリセンスアンプ ２・・・・・・書き込み回路 ５．１５・・・・・・ＡＮＤゲート １３・・・・・・メインセンスアンプ １６・・・・・・クランプ回路
Claims (1)
- 複数のメモリセルのうちの対応する少なくとも１つか
ら出力されたデータ信号を増幅してデータ線上に送出す
る第１増幅手段と、前記データ線上に送出されたデータ
信号を増幅する第２増幅手段とを含むメモリ装置であつ
て、前記複数のメモリセルのうちの１つにデータが書き
込まれる書き込み期間において前記第１増幅手段が活性
化されるのを禁止する活性化禁止手段と、前記書き込み
期間において前記データ線を所定電位にクランプするク
ランプ手段とを備えたことを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277814A JPS61158093A (ja) | 1984-12-28 | 1984-12-28 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277814A JPS61158093A (ja) | 1984-12-28 | 1984-12-28 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61158093A true JPS61158093A (ja) | 1986-07-17 |
Family
ID=17588635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59277814A Pending JPS61158093A (ja) | 1984-12-28 | 1984-12-28 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61158093A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03235297A (ja) * | 1990-02-13 | 1991-10-21 | Toshiba Corp | 半導体集積回路 |
-
1984
- 1984-12-28 JP JP59277814A patent/JPS61158093A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03235297A (ja) * | 1990-02-13 | 1991-10-21 | Toshiba Corp | 半導体集積回路 |
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