JPH02308489A

JPH02308489A - 半導体記憶装置

Info

Publication number: JPH02308489A
Application number: JP1129616A
Authority: JP
Inventors: Junko Matsushima; 松嶋　順子; Hisakazu Kotani; 小谷　久和
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1989-05-23
Filing date: 1989-05-23
Publication date: 1990-12-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は半導体記憶装置に関するものである。

従来の技術第７図は従来の半導体記憶装置のメモリーセル部とその
周辺部のブロック図を示す。

１０１は゛コラムデコーダ、１０７はメインアンプ、１
０８はロウデコーダ、１１１〜１１４はワード線裏打ち
アルミ線、１１９はデータ出力線、１２０はデータ転送
線、１３０〜１３５はコラムスイッチ、１４０〜１４５
はセンスアンプ、１５０〜１６１はビット線、１６５〜
１６８はワードＩ！、１７０〜１９３はメモリーセルで
ある。第７図中に示すメモリーセル１７０〜１９３は、
ワード線１６５〜１６８とビット線１５０〜１６１に接
続されている。

第８図にメモリーセルの回路構成図を示す。

メモリーセルは一方をセルプレート電位とし、信号電荷
蓄積用コンデンサー１０３が読み出し用ＭＯＳトランジ
スター１０２を介してビット線１５０〜１６１に接続さ
れている。また、読み出し用ＭＯ３）ランシスター１０
２のゲート電極はワード線１０９と接続されている。

第９図に従来の半導体記憶装置のチップレイアウト図を
示す。

裏打ち配線コンタクト部１９７〜２００は、第７図のワ
ード線１６５〜１６８と、ワード線裏打ちアルミ線１１
１〜１１４が接続されたコンタクト部分を含む領域を示
し、メモリーセルアレイＣブロック、メモリーセルアレ
イロブロック、メモリーセルアレイＣブロックは各メモ
リーセルブロック内のメモリーセル１７０〜１７７．１
７８〜１９２，１８６〜１９３を含む領域を示す。

各メモリーセルアレイブロック１９４〜１９６の各ブロ
ック間に裏打ち配線コンタクト部１９７〜２００が配置
されている。

ワード線１６５〜１６８は通常ポリシリコンが用いられ
るがメモリーセルの高集積化によってワード線が長くな
り、また、ワード線に接続されるメモリーセル数が増す
ため、ワード線の容量や抵抗が太き（なり回路の応答速
度を遅くしている。このため、配線容量や抵抗の小さい
アルミニュウムによるワード線裏打ちアルミ線１１１〜
１１４をワード線１６５〜１６８と接続しワード線の駆
動時間が短くなるようにしている。

メモリーセルから情報を読み出す場合の回路動作を説明
する。

まず、ロウデコーダでワード線１６５か選択されると、
ワード線１６５に接続されている各メモリセル１７０，
１７１，１７８，１７９，１８６゜１８７内の読みだし
用ＭＯ８）ランシスター１０２が導通し信号電荷蓄積コ
ンデンサーに蓄積された電荷がビット線１５０，１５２
，１５４，１５６゜１５８．１６０に流れ込む（読み出
される）。この結果、電荷が流れ込んだビット線１５０
，１５２゜１５４．１５６，１５８，１６０と共通のセ
ンスアップに入力される隣接したビット線１５１゜１５
３．１５５，１５７，１５９，１６１間に微小な電位差
を生じる。この電位差はセンスアンプ１４０〜１４５で
増幅される。この後、コラムデコーダ１０１によってコ
ラムスイッチ１３０〜１３５のうちの一つが選択され、
選択されたコラムスイッチのＭＯＳ）ランシスターが導
通すると、センスアンプ１４０〜１４５で増幅された信
号がコラムスイッチを通して転送されメインアンプ１０
７で再度増幅されてデータ出力線１１９からビット線と
ワード線で指定されたメモリーセルの情報が読み出され
る。例えば、メモリーセル１７０のデータを読み出す場
合、コラムデコーダ１０１によってコラムスイッチ１３
０を導通させメモリーセル１７０のデータをセンスアン
プ１４０からデータ転送線１２０を通してメインアンプ
１０７に入力し、増幅してデータ出力線１１９へ読み出
す。

以上のようにロウデコーダ１０８とコラムデコーダ１０
１で選択されるワード線１６５〜１６８とビット線１５
０〜１６１を組み合わせることによってすべてのメモリ
ーセルの情報を読み出すことができる。

発明が解決しようとする課題以上のように、従来の構成では以下に述べる問題が生じ
る。

メモリーセルが高集積化するにつれてビット線が長くな
り、配線容量が大きくなる。

また、隣り合うビット線の間隔が小さくなり安定な動作
をするセンスアンプをこのビット線間隔に収めることが
′困難である。

さらに、配線容量の増加はメモリーセルから信号電荷を
ビット線に読み出す場合、ビット線容量（Ｃｂｉｔ）と
メモリーセル内の信号蓄積用コンデンサーの容量（Ｃｓ
）との比Ｃｂｉｔ／Ｃｓが大きくなるにつれて、ビット
線間に生じる電位差が小さくなる。このため、記憶装置
全体の動作余裕を低下させる。

上記構成では、データ線も配線容量が大きくなるため、
センスアンプの駆動能力が低下し、メモリーセルの情報
の読み出しや書き込みに必要な時間が長くなると同時に
動作余裕がなくなり安定性を欠く。

また、チップレイアウトの面ではワード線とワード線裏
打ちアルミ線が接続された配線コンタクト領域の隣接部
に配線や素子が存在しない領域（以下、デッドスペース
と呼ぶ）ができる。

本発明はこのような点を鑑みチップ面積の増加を最小限
に押さえることができ、高速で、安定したメモリーセル
からの読み出しや書き込み動作ができるような半導体記
憶装置を提供することを目的とする。

課題を解決するための手段本発明は、上記問題点を解決するために複数のワード線
とビット線の交点に配置されたメモリーセルと、このワ
ード線を選択するロウデコーダと、このビット線を選択
するコラムデコーダと、上記各ビット線に対応して設け
られた複数のセンスアンプと、このセンスアンプを複数
ブロックに分割し、この分割ブロックに対応して設けら
れた複数の中間アンプと、この中間アンプに接続された
複数の出力線とを備えた半導体記憶装置である。

作用本発明は前記した構成により、センスアンプで増幅した
信号電圧を中間アンプで増幅し、さらにメインアンプで
増幅し読み出すことによって、転送データ線の容量の減
少を図り、半導体記憶装置が高速で、安定に動作させる
ことを可能とする。

実施例第１図は本発明を説明するため第１の実施例の半導体記
憶装置の回路構成図である。

１〜３はコラムデコーダＡ、コラムテコーダＢ、コラム
デコーダＣ，４〜６は中間アンプＡ。

中間アンプＢ、中間アンプＣ，７はメインアンプ、８は
ワード線６５〜６８を選択するロウデコーダ、１１〜１
４はワード線裏打ちアルミ配線、２０は中間アンプ４〜
６とメインアンプ７を接続する第２データ転送線、２１
〜２３は第１転送線で、第１転送線はコラムスイッチ３
０〜３５を介してセンスアンプ４０〜４５と中間アンプ
４〜６を接続している。

２５〜２７はコラムデコード線Ａ、コラムデコード線Ｂ
、コラムデコード線０１３０〜３５はコラムスイッチで
あるトランジスターである。例えば、３０．３１のコラ
ムスイッチはコラムデータ線Ａ２５がトランジスターの
ゲートに接続されており、コラムデータ線Ａ２５からの
信号でトランジスターがスイッチする。

この時、センスアンプ４０．４１にあるデータはコラム
スイッチが導通し、中間アンプＡ４に送られる。

コラムスイッチ３２．３３も同様にコラムデータ線Ｂ２
６でスイッチされ、センスアンプ４２゜４３にあるデー
タは中間アンプＢ５に送られる。

コラムスイッチ３４．３５も同様にコラムデータ線Ｃ２
７でスイッチされ、センスアンプ４４゜４５にあるデー
タは中間アンプＣ６に送られる。

３６〜３８は中間アンプ選択スイッチで各コラムデコー
ダ１〜３によって選択されるとスイッチ内のトランジス
ターが導通し中間アンプとメインアンプ７を接続する。

４０〜４５はセンスアンプ、５０〜６１はビット線、６
５〜６８はワード線、７０〜９３はメモリーセルである
。

メモリーセルアレイはワード線６６〜６８とワード線裏
打ちアルミ線１１〜１４が接続している裏打ち配線コン
タクト部９８．９９を境として、メモリーセルアレイＣ
プロツク９４．メモリーセルアレイＣプロツク９５．メ
モリーセルアレイＣプロ・ツク９６に分かれる。

次に本実施例における回路動作について以下に例えば、
メモリーセルフ０，７８．８６の岸霧を読み出そうとす
る場合、ロウデコーダでワード線６５が選択されると、
ワード線６５に接続されている各メモリーセルフ０，７
１，７８，７９゜８６．８７内の読みだし用ＭＯ３）ラ
ンシスターが導通し信号電荷蓄積コンデンサーに蓄積さ
れた電荷がビット線５０．５２，５４，５６，５８゜６
０に流れ込む（読み出される）。

この結果、電荷が流れ込んだビット線５０，５２゜５４
．５６，５８．６０と共通のセンスアンプに入力される
隣接したビット線５１．５３，５５゜５７．５９．６１
との間に微小な電位差を生じる。この電位差はセンスア
ンプ４０〜４５で増幅される。

この後、コラムデコーダＡ１によってコラムスイッチ３
０．３１のうちの一つが選択され、選択されたコラムス
イッチのトランジスターが導通すると、センスアンプ４
０．４１のどちらか一方で増幅されたデータが、コラム
スイッチを介して第１データ線２１を通って転送され中
間アンプＡ４に入力、増幅される。メモリーセルフ０の
データを読む場合、コラムスイッチ３０が選択されセン
スアンプ４０で増幅される。

同様に、コラムデコーダＢ２によって選択されたコラム
スイッチ３２またはコラムスイッチ３３を介してセンス
アンプ４２またはセンスアンプ４３で転送され増幅され
たデータが第１データ線２２を通って中間アンプＢ５に
入力、増幅される。メモリーセルフ８のデータを読む場
合、コラムスイッチ３２が選択されセンスアンプ４２で
増幅される。

同様に、コラムデコーダＣ１によって選択されたコラム
スイッチ３４またはコラムスイッチ３５を介して、セン
スアンプ４４．４５で増幅されたデータが第１データ線
２３を通って転送され相中間アンプＣ６に入力し増幅さ
れる。メモリーセル８６のデータを読む場合、コラムス
イッチ３４が選択されセンスアンプ４４で増幅される。

中間アンプ４〜６に接続された中間アンプ選択スイッチ
３６〜３８を時系列的に、例えば、中間アンプＡ４．中
間アンプＢ５．中間アンプＣ６の順に選択し第２データ
線を通って上記中間アンプで増幅されたデータが、選択
された順番にメインアンプ７に転送される。すなわち、
メモリーセルフ０．７８．８６のデータは、この場合メ
モリーセルフ０，７８．８６の順にデータが転送される
。このデータはメインアンプ７で再度増幅されてデータ
出力線１９から読み出される。

以上のようにロウデコーダ８とコラムデコーダ１〜３で
選択されるワード線６５〜６８とビット線５０〜６１を
組み合わせることによってすべてのメモリーセルのデー
タを読み出すことができビット線を伝ってセンスアンプ
に入力された後、中間アンプにコラムスイッチを介して
送られる。

コラムデコーダによって選択されるコラムスイッチはメ
モリーセルアレイブロック内のコラムスイッチが時系列
的に処理され、センスアンプのデータを中間アンプに伝
えていく。

この時、同時にコラムスイッチを導通させることはない
。また、中間アンプに送られた１門は各コラムデコーダ
の信号で時系列的に中間アンプ選択スイッチがスイッチ
されメインアンプに送られる。

この時、各コラムデコーダにある中間アンプ選択スイッ
チの２つ以上が同時に導通ずることはない。

第２図に本実施例におけるチップ内レイアウト例を示す
。

チップ内は本実施例においては３個のメモリーセルアレ
イブロック内ロブロック９５．メモリーセルアレイＣ９６に分割され
、その片側にセンスアンプからなるセンスアンプ群Ａ４
６．センスアンプ群Ｂ４７．センスアンプ群Ｃ４８が配
置されており、コラムスイッチや配線からなる制御回路
領域４９を介してコラムデコーダＡ１．・コラムデコー
ダＢ２．コラムデコーダＣ３が配置されている。

このコラムデコーダＡ１とコラムデコーダＢ２の間に中
間アンプＡ４、コラムデコーダＢ２とコラムデコーダＣ
３の間に中間アンプＢ５、コラムデコーダＣ３とロウデ
コーダ８の間に中間アンプＣ６が配置している。

このようなレイアウトにおいて、中間アンプを設けるこ
とによる面積増加は第２データ線の２本分の配線だけで
あるので、実際上問題にならない。

以上発明の第１実施例の構成及び回路動作、レイアウト
について述べたが、この実施例の半導体装置の効果につ
いて従来例と比較しながら述べる。

第１に、メモリー全体の高速動作が可能である。

従来、メインアンプに接続しているデータ転送線に多数
のコラムスイッチが接続されていると、データ転送線の
容量が大きくなり、データの増幅に時間がかかるのに対
して、メモリーセルアレイブロックごとにセンスアンプ
の信号電圧を中間アンプで増幅しさらにメインアンプで
増幅することによって、メインアンプに接続するデータ
転送線の容量が小さくなり高速化が可能となる。

第２に、メモリーセルへのデータの読みだし、書き込み
動作が安定する。

従来のセンスアンプとメインアンプの距離に比べて、中
間アンプをセンスアンプの近くに配置し、データを増幅
してメインアンプに送ることによって、安定で、確実な
データ転送が行える。

第３に、チップ内レイアウトが効率的に行える。

従来、デッドスペースであったワード線とワー１てド線裏打ち配線の接続された領域牟隣接して、中間アン
プを配置することによってチップ面積を増すことなくチ
ップレイアウトができ、チップ内レイアウトを効率化で
きる。

なお、アンプを用いた多段階増幅を行う場合にも、セン
スアンプをはさんで両側に、一対のビット線を持つよう
な構成のオーブンビット形も可能であることは言うまで
もない。

以上のことから高密度で高速な半導体記憶装置を構成す
ることが可能となる。

ここでは中間アンプをコラムデコーダとコラムデコーダ
の間に配置したが、デッドスペース内であれば何処に配
置しても良い。

次に第３図に本発明第２の実施例の半導体記憶装置の回
路構成図を示す。

２０１はコラムデコーダ、２０４〜２０６は中間アンプ
Ａ、中間アンプＢ、中間アンプＣ，２０７はメインアン
プ、２０８はロウデコーダ、２１１〜２１４はワード裏
打ちアルミ配線、２２０は中間アンプ２０４〜２０６と
メインアンプ２０７を接続する第２データ転送線、２２
１〜２２３は第１転送線で、第１転送線はコラムスイッ
チ２３０〜２３５を介してセンスアンプ２４０〜２４５
と中間アンプ２０４〜２０６を接続している。　　　。

２２５はコラムデコーダ線、２３０〜２３５はコラムス
イッチとなるトランジスターである。

２３６〜２３８は中間アンプ選択スイッチでコラムブロ
ックデコーダ２１０によって選択されるとスイッチ内の
トランジスターが導通し中間アンプとメインアンプ７を
接続する。

２４０〜２４５はセンスアンプ、２５０〜２６１はビッ
ト線、２６５〜２６８はワード線、２７０〜２９３はメ
モリーセルである。

メモリーセルアレイはワード線２６５〜２６８とワード
線裏打ちアルミ線２１１〜２１４が接続している裏打ち
配線コンタクト部２９７〜３００を境として、メモリー
セルアレイＣブロック２９４゜メモリーセルアレイＣブ
ロック２９５．メモリーセルアレイＣブロック２９６に
分かれる。

以上は、第１の実施例と同様の構成部分である。

第１の実施例と異なる部分は、コラムデコーダ２０１の
出力線であるコラムデコーダ線２２５がコラムスイッチ
２３０〜２３１に共通に接続し、中間アンプ選択スイッ
チ２３６〜２３８のトランジスターのゲートにコラムブ
ロックデコーダ２１０の出力であるコラムブロックデコ
ーダ線２２６を接続した点である。

また、レイアウト上では第１の実施例のコラムデコーダ
位置に中間アンプを取り付けた点である。

次に本実施例における回路動作について以下に詳しく説
明する。

る場合、ロウデコーダでワード線２６５が選択されると
、ワード線２６５に接続されている各メモリーセル２７
０，２７１，２７８，２７９，２８６゜２８７内の読み
だし用ＭＯＳトランジスターが導通し信号電荷蓄積コン
デンサーに蓄積された電荷がビット線２５０，２５２，
２５４，２５６゜２５８．２６０に流れ込む（読み出さ
れる）。

この結果、電荷が流れ込んだビット線２５０゜２５２．
２５４，２５６，２５８，２６０と共通のセンスアンプ
に入力される隣接したビット線２５１．２５３，２５５
，２５７，２５９，２６１との間に微小な電位差を生じ
る。この電位差はセンスアンプ２４０〜２４５で増幅さ
れる。

この後、コラムデコーダ２０１によってコラムスイッチ
２３０〜２３５のうちの一つが選択され、例えばコラム
スイッチ２３０が選択されたとすると、コラムスイッチ
のＭＯＳトランジスターが導通し、センスアンプ２４０
で増幅されたメモリーセル２７０のデータが、コラムス
イッチを介して第１データ線２２１を通って転送され中
間アンプＡ２０４に入力、増幅される。

同様に、コラムデコーダによってコラムスイッチ２３２
が選択されたとすると、センスアンプ２４２で増幅され
たメモリーセル２７８のデータがコラムスイッチを介し
て第１データ線２２２を通って転送され中間アンプＢ２
Ｏ５に入力、増幅される。

コラムデコーダによってコラムスイッチ２３４が選択さ
れた場合も同様に、センスアンプ２４４で増幅されたメ
モリーセル２８６のデータが第１データ線２２３を通っ
て転送され、中間アンプＣ２０６に入力し増幅される。

中間アンプ２０４〜２０６に接続された中間アンプ選択
スイッチ２３６〜２３８を時系列的に、例えば、中間ア
ンプＡ２０４、中間アンプＢ２Ｏ５、中間アンプ０２０
６の順に選択＃’Ｆ；ｊ’−タ線をされた順番に、ここ
ではメモリーセル２７０、メモリーセル２７８、メモリ
ーセル２８６のデータ順にメインアンプ２０７に転送さ
れる。メインアンプ２０７でデータは再度増幅されてデ
ータ出力線２１９から読み出される。　以上のようにロ
ウデコーダ２０８とコラムデコーダ２０１で選択される
ワード線２６５〜２６８とビット線２５０〜２６１を組
み合わせることによってすべてのメモビット線を伝って
センスアンプに入力された後、中間アンプにコラムスイ
ッチを介して送られる。

コラムデコーダによって選択されるコラムスイッチは時
系列的にスイッチされ、センスアンプのデータを中間ア
ンプに伝えていく。

ラムブロックデコーダで時系列的に中間アンプ選択スイ
ッチを処理しメインアンプ２０７に送られる。

この時、各コラムデコーダにある中間アンプ選択スイッ
チが２つ以上同時に導通することはない。

第４図に本実施例におけるチップ内しイアウト例を示す
。

メモリーセルアレイブロック２９４〜２９６および裏打
ち配線コンタクト部２９７〜３００、ロウデコーダ２０
８、センスアンプ群２４６〜２４８のレイアウトは第１
の実施例と同じである。

第１の実施例と異なるのは、コラムスイッチヲ制御する
ために共通のコラムデコーダ２０１が設けられている。

このため、中間アンプが第１実施例のコラムデコーダの
位置に置くことができその面積を大きくできる。

また、中間ナンプ選択スイッチ２３６〜２３８はコラム
デコーダから取らずコラムブロックデコーダ２１０で制
御されている。

このようなレイアウトにおいて、中間アンプを設けるこ
とによってメモリー動作の高速化、安定化、チップ内レ
イアウトの効率化という第１の実施例と同様の効果を持
つ。

さらにコラムデコーダ２０１はメモリーセルブロックで
共通になっており、コラムブロックデコーダ２１０を中
間アンプ２０４〜２０６に共通に設置しているため、中
間アンプに使用できる面積を大きくできる。このため駆
動能力の大きいトランジスターを中間アンプに使用する
ことができるたメモリーの読み出し、書き込み動作がよ
り高速で安定化する。

本実施例はメモリーセルアレイブロックの分割数が多い
場合には特に有効である。

第５図は本発明を説明するための第３の実施例の半導体
記憶装置の回路構成図である。

３０１〜３０３はコラムデコーダＡ、コラムデコーダＢ
、コラムデコーダＣ，３０４〜３０６は中間アンプＡ、
中間アンプＢ、中間アンプＣ，’３０８はロウデコーダ
、３１１〜３１４はワード線裏打ちアルミ配線、３２１
〜３２３はデータ転送線、３２５〜３２７はコラムデコ
ーダ線Ａ、コラムデコーダ線Ｂ、コラムデコーダ線Ｃ，
３３０〜３３５はコラムスイッチ、３４０〜３４５はセ
ンスアンプ、３５０〜３６１はビット線、３６５〜３６
８はワード線、３７０〜３９３はメモリーセルである。

以上は第１の実施例と同様の構成である。

第１の実施例と異なるのは、メモリーセルアレイムブロ
ック３９４においてコラムスイッチ３３０゜３３１の出
力をデータ転送線３２１を通って中間アンプ３０４に接
続し、中間アンプ３０４がらデータ出力線３３６を取り
出すことである。

メモリーセルアレイロブロック３９５、メモリーセルア
レイＣブロック３９６においても同様にコラムスイッチ
の出力がデータ転送線を通って中間アンプに接続され、
中間アンプからデータ出力線を取り出す。

前記のように構成された第３の実施例について、以下に
その回路動作を説明する。

ワード線３６５が選択されると、ワード線３６５に接続
されている各メモリーセル３７０，３７１゜３７８．３
７９，３８６，３８７内の読みだし用ＭＯＳトランジス
ターが導通し信号電荷蓄積コンデンサーに蓄積された電
荷がビット線３５０，３５２゜３５４．３５６，３５８
，３６０に流れ込む（読み出される）。

この結果、電荷が流れ込んだビット線３５０゜３５２．
３５４，３５６，３５８，３６０と共通のセンスアンプ
に入力される隣接したビット線３５１゜３５３．３５５
，３５７，３５９．３６１との間に微小な電位差を生じ
る。この電位差はセンスアンプ３４０〜３４５で増幅さ
れる。

この後、メモリーセルアレイムブロック３９４において
はコラムデコーダＡ３０１によってコラムスイッチ３３
０が選択され、選択されたコラムスイッチの読み出し用
ＭＯＳトランジスターが導通すると、センスアンプ３４
０で増幅された信号電圧が、コラムスイッチ３３０を介
してデータ転送線３２１を通って転送され中間アンプＡ
３０４に入力、増幅され、データ出力線３３６に読み出
される。この動作ではメモリーセル３７０のデータが読
み出される。メモリーセル３７１を読み出す場合にはコ
ラムデコーダＡ３０１によってコラムスイッチ３３１を
選択しセンスアンプ３４１のデータを中間アンプ３０４
に入力し中間アンプから出力する。

同様に、メモリーセルアレイロブロック、メモリーセル
アレイＣブロックのメモリーセルは各コラムデコーダで
コラムスイッチを選択しデータを読み出す。

以上のようにロウデコーダ３０８とコラムデコーダ３０
１〜３０３で選択されるワード線３６５み出すことがで
きる。

また、メモリーセルから読み出されたデータはビット線
を伝ってセンスアンプに入力された後、中間アンプにコ
ラムスイッチを介して送られる。

第６図に本実施例におけるチップ内レイアウト例を示す
。

メモリーセルアレイブロック３９４〜３９６および裏打
ち配線コンタクト部３９７〜４００、ロウデコーダ３０
８、センスアンプ群Ａ３４６．Ｂ５４７、Ｃ３４８，制
御領域３４９、コラムデコーダＡ３０１．Ｂ５０２．Ｃ
３０３，中間アンプＡ３０４．Ｂ５０５．Ｃ３０６，の
レイアウトは第１の実施例と同様である。本実施例にお
いてはメインアンプがなく、制御領域３４９内の配線も
第２データ転送線がないぶん少なくなる。

以上のように、本実施例によれば、メモリセルアレイブ
ロックごとに中間アンプを設け、センスアンプで増幅し
たデータをコラムデコーダで選択し中間アンプで増幅し
て読み出す構成とすることによって、高速にメモリーセ
ルアレイブロック数のデータを並列に読み出し、書き込
みすることができる。

発明の詳細な説明したように、本発明によれば各メモリーセルアレ
イブロックごとにセンスアンプで増幅した信号電圧をコ
ラムデコーダによって選択されたコラムスイッチを介し
て、中間アンプで増幅しメインアンプでさらに増幅して
読み出すことにより、メモリー動作の高速化が可能であ
る。

また、中間アンプはセンスアンプと近い位置に設置して
いるため安定した読み出し、書き込み動作が可能となる
。さらに、コラムデコーダを各メモリセルアレイブロッ
クに共通とし、中間アンプ選択スイッチとそれを制御す
るコラムブロックデコーダを設けることにより中間アン
プに大きな面積を使用することが可能となり、高集積化
されたメモリーセルの安定動作が可能となる。

以上のように、本発明の半導体記憶装置は効率的なチッ
プレイアウトが行え、高速で安定した動作が可能であり
産業上非常に有益である。

【図面の簡単な説明】

第１図は本発明における一実施例の半導体記憶装置の回
路構成図、第２図は同実施例のチップレイアウト図、第
３図は本発明における第２の実施例の半導体記憶装置の
回路構成、第４図は同実施例のチップレイアウト図、第
５図は本発明における第３の実施例の半導体記憶装置の
回路構成図、第６図は同実施例のチップレイアウト図、
第７図は従来の半導体記憶装置の回路構成図、第８図は
図中に略語で示したメモリーセルの実際の構成図、第９
図は従来の半導体記憶装置のチップレイアウト図である
。１・・・・・・コラムデコーダＡ、２・・・・・・コラ
ムデコーダＢ、３・・・・・・コラムデコーダＣ，４・
・・・・・中間アンプＡ、５・・・・・・中間アンプＢ
、６・・・・・・中間アンプＣ，７・・・・・・メイン
アンプ、８・・・・・・ロウデコーダ、１１〜１４・・
・・・・ワード線裏打ちアルミ線、１９・・・・・・デ
ータ出力線、２０・・・・・・第２データ転送線、２１
〜２３・・・・・・第１データ転送線、２５・・・・・
・コラムデコード線Ａ１２６・・・・・・コラムデコー
ド線Ｂ、２７・・・・・・コラムチコード１ｌｌｃ、３
０〜３５・・・・・・コラムスイッチ、３６〜３８・・
・・・・中間アンプ選択スイッチ、４０〜４５・・・・
・・センスアンプ、５０〜６１・・・・・・ビット線、
６５〜６８・・・・・・ワード線、７０〜９３・・・・
・・メモリーセル、９４・・・・・・メモリーセルアレ
イムブロック、９５・・・・・・・・・・・・メモリー
セルアレイロブロック、９６・・・・・・・・・・・・
メモリーセルアレイＣブロック、９７〜１００・・・・
・・裏打ち配線コンタクト部。代理人の氏名　弁理士　粟野重孝　ほか１名第２図第３図第　４　区第５図第６図３りθ 薬７図嘉　８１２１藁　９ｒ′う

Claims

【特許請求の範囲】

（１）複数のワード線とビット線の交点に配置されたメ
モリーセルと、このワード線を選択するロウデコーダと
、このビット線を選択するコラムデコーダと、上記各ビ
ット線に対応して設けられた複数のセンスアンプと、こ
のセンスアンプを複数のブロックに分割し、この各分割
ブロックに対応して設けられた複数の中間アンプと、こ
の中間アンプに接続された複数の出力線とを備えたこと
を特徴とする半導体装置。
（２）転送線を介して中間アンプに接続されたメインア
ンプを備えた請求項１項記載の半導体記憶装置。
（３）中間アンプを選択する中間アンプ選択スイッチを
備え、この中間アンプ選択スイッチは、上記中間アンプ
に対応するビット線が選択されるときにオンされる請求
項２記載の半導体記憶装置。
（４）コラムデコーダがセンスアンプのブロックに対応
して設けられている請求項２記載の半導体記憶装置。
（５）中間アンプ選択スイッチがコラムデコーダで制御
される請求項３記載の半導体記憶装置。
（６）中間アンプ選択スイッチがコラムデコーダとは別
のコラムデコーダで制御される請求項３記載の半導体記
憶装置。