JPH088336B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH088336B2 JPH088336B2 JP62126508A JP12650887A JPH088336B2 JP H088336 B2 JPH088336 B2 JP H088336B2 JP 62126508 A JP62126508 A JP 62126508A JP 12650887 A JP12650887 A JP 12650887A JP H088336 B2 JPH088336 B2 JP H088336B2
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- JP
- Japan
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- array
- circuit
- memory device
- semiconductor memory
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000003491 array Methods 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は大容量の半導体記憶装置、特に内部配線の
寄生容量や寄生抵抗に起因する信号遅延の最小化を図れ
るようにした半導体記憶装置に関するものである。
寄生容量や寄生抵抗に起因する信号遅延の最小化を図れ
るようにした半導体記憶装置に関するものである。
第２図は例えば1985年２月に開催された国際学会ISSC
C85（International Solid−State Circuits Confer
ence 1985）の講演番号FAM17.8に示された１メガビッ
トダイナミックRAMのアレイ構成図であり、図におい
て、メモリセルアレイの複数のサブアレイ1A〜1Hに分割
しており、各々のサブアレイ1A〜1Hを構成するメモリセ
ルMCはトランジスタ（図示省略），キャパシタセル（図
示省略），ビット線BLおよびワード線WLにより構成され
る。
C85（International Solid−State Circuits Confer
ence 1985）の講演番号FAM17.8に示された１メガビッ
トダイナミックRAMのアレイ構成図であり、図におい
て、メモリセルアレイの複数のサブアレイ1A〜1Hに分割
しており、各々のサブアレイ1A〜1Hを構成するメモリセ
ルMCはトランジスタ（図示省略），キャパシタセル（図
示省略），ビット線BLおよびワード線WLにより構成され
る。
複数のメモリセルMCから特定のメモリセルMCを指定す
るためにはビット線BLおよびワード線WLを指定しなけれ
ばならない。そのことから、サブアレイ1A中のワード線
WLを指定するための行デコーダ2Aがサブアレイ1Aに対応
して設けられている。また、同様に、行デコーダ2Bがサ
ブアレイ1Bに対応して設けられている。サブアレイ1Aと
サブアレイ1Bのビット線BLは共用されており、サブアレ
イ1Aとサブアレイ1Bとの間にビット線BLを指定するため
の列デコーダ3ABが設けられている。さらに読み出し動
作時において行デコーダ2Aと列デコーダ3ABにより指定
されたサブアレイ1A中のメモリセルMCの内容を検知増幅
するためのセンスアンプ4Aがサブアレイ1Aに対応して設
けられている。また、同様に、センスアンプ4Bがサブア
レイ1Bに対応して設けられている。上記のように、サブ
アレイ1Aとサブアレイ1Bとはビット線BLと列デコーダ3A
Bを共用しており、相互に関連をもち、サブアレイ1A,1
B、行デコーダ2A,2B、列デコーダ3ABおよびセンスアン
プ4A,4BによりブロックMB1を構成している。
るためにはビット線BLおよびワード線WLを指定しなけれ
ばならない。そのことから、サブアレイ1A中のワード線
WLを指定するための行デコーダ2Aがサブアレイ1Aに対応
して設けられている。また、同様に、行デコーダ2Bがサ
ブアレイ1Bに対応して設けられている。サブアレイ1Aと
サブアレイ1Bのビット線BLは共用されており、サブアレ
イ1Aとサブアレイ1Bとの間にビット線BLを指定するため
の列デコーダ3ABが設けられている。さらに読み出し動
作時において行デコーダ2Aと列デコーダ3ABにより指定
されたサブアレイ1A中のメモリセルMCの内容を検知増幅
するためのセンスアンプ4Aがサブアレイ1Aに対応して設
けられている。また、同様に、センスアンプ4Bがサブア
レイ1Bに対応して設けられている。上記のように、サブ
アレイ1Aとサブアレイ1Bとはビット線BLと列デコーダ3A
Bを共用しており、相互に関連をもち、サブアレイ1A,1
B、行デコーダ2A,2B、列デコーダ3ABおよびセンスアン
プ4A,4BによりブロックMB1を構成している。
同様に、サブアレイ1C,1D、行デコーダ2C,2D、行デコ
ーダ3CDおよびセンスアンプ4C,4DによりブロックMB2を
構成し、サブアレイ1E,1F、行デコーダ2E,2F、列デコー
ダ3EFおよびセンスアンプ4E,4FによりブロックMB3を構
成し、サブアレイ1G,1H、行デコーダ2G,2H、列デコーダ
3GHおよびセンスアンプ4G,4HによりブロックMB4を構成
している。
ーダ3CDおよびセンスアンプ4C,4DによりブロックMB2を
構成し、サブアレイ1E,1F、行デコーダ2E,2F、列デコー
ダ3EFおよびセンスアンプ4E,4FによりブロックMB3を構
成し、サブアレイ1G,1H、行デコーダ2G,2H、列デコーダ
3GHおよびセンスアンプ4G,4HによりブロックMB4を構成
している。
以上のように各ブロックMB1〜MB4は構成されているの
で、相互に独立している。そして、各々のブロックMB1
〜MB4の動作を制御するためにアドレス系制御回路5,6お
よび入出力系制御回路7,8がメモリセルアレイをはさん
でその両側に設けられている。また、これらの制御回路
間には密接な関係があるので、アドレス系制御回路５の
入出力系制御回路７の間で信号等の授受を行うための内
部配線９が両制御回路間に接続される。同様に、アドレ
ス系制御回路６と入出力系制御回路８との間に内部配線
10が接続される。
で、相互に独立している。そして、各々のブロックMB1
〜MB4の動作を制御するためにアドレス系制御回路5,6お
よび入出力系制御回路7,8がメモリセルアレイをはさん
でその両側に設けられている。また、これらの制御回路
間には密接な関係があるので、アドレス系制御回路５の
入出力系制御回路７の間で信号等の授受を行うための内
部配線９が両制御回路間に接続される。同様に、アドレ
ス系制御回路６と入出力系制御回路８との間に内部配線
10が接続される。
以上のように構成された半導体記憶装置では次のよう
に動作する。チップ外部より印加されるアドレス信号に
応じて行デコーダ2A〜2Hがサブアレイ1A〜1Hのワード線
WLをそれぞれ選択する。一方、チップ外部より印加され
るアドレス信号に応じて列デコーダ3AB〜3GHがビット線
BLを選択し、これらのワード線WLとビット線BLにより選
択されたサブアレイ1A〜1Hの各メモリセルMCに対し、情
報の読み出し／書き込みが実行される。ここで、メモリ
セルMCから情報を読み出す際には、センスアンプ4A〜4H
によりビット線BLの微小電圧が検知され、増幅される。
に動作する。チップ外部より印加されるアドレス信号に
応じて行デコーダ2A〜2Hがサブアレイ1A〜1Hのワード線
WLをそれぞれ選択する。一方、チップ外部より印加され
るアドレス信号に応じて列デコーダ3AB〜3GHがビット線
BLを選択し、これらのワード線WLとビット線BLにより選
択されたサブアレイ1A〜1Hの各メモリセルMCに対し、情
報の読み出し／書き込みが実行される。ここで、メモリ
セルMCから情報を読み出す際には、センスアンプ4A〜4H
によりビット線BLの微小電圧が検知され、増幅される。
この半導体記憶装置の回路動作を制御するアドレス系
制御回路5,6および入出力系制御回路7,8は第２図に示す
ように半導体記憶装置の長辺側の外周に配置されること
が多くなった。その理由は、記憶容量の大容量化が進む
につれチップ寸法が大きくなり、マスク露光装置のレン
ズ口径やパッケージのキャビティ寸法などの制約によ
り、チップの長辺側の長さに余裕がなくなったためであ
る。両制御回路のなかでも特にアドレス系制御回路5,6
は行デコーダ2A〜2H側に配置する必要がある。その理由
はアドレス系制御回路5,6の機能が外部よりのアドレス
信号を行デコーダ2A〜2Hや列デコーダ3AB〜3GHに使用さ
れる形式のアドレス信号に変換することにあるからであ
る。一方、入出力系制御回路7,8は配線等の設計上の制
約からメモリセルアレイをはさんでアドレス系制御回路
5,6の反対側に配置される。
制御回路5,6および入出力系制御回路7,8は第２図に示す
ように半導体記憶装置の長辺側の外周に配置されること
が多くなった。その理由は、記憶容量の大容量化が進む
につれチップ寸法が大きくなり、マスク露光装置のレン
ズ口径やパッケージのキャビティ寸法などの制約によ
り、チップの長辺側の長さに余裕がなくなったためであ
る。両制御回路のなかでも特にアドレス系制御回路5,6
は行デコーダ2A〜2H側に配置する必要がある。その理由
はアドレス系制御回路5,6の機能が外部よりのアドレス
信号を行デコーダ2A〜2Hや列デコーダ3AB〜3GHに使用さ
れる形式のアドレス信号に変換することにあるからであ
る。一方、入出力系制御回路7,8は配線等の設計上の制
約からメモリセルアレイをはさんでアドレス系制御回路
5,6の反対側に配置される。
これらの両制御回路間は内部配線9,10を介して密接な
信号の授受を行なう必要がある。その理由はアドレス信
号の変化に応じて、入出力の制御を変更したり、性能向
上を図った種々のアドレス系と入出力系信号のフィード
バック／フィードフォワードを利用した動作モードが採
用されるようになったからである。
信号の授受を行なう必要がある。その理由はアドレス信
号の変化に応じて、入出力の制御を変更したり、性能向
上を図った種々のアドレス系と入出力系信号のフィード
バック／フィードフォワードを利用した動作モードが採
用されるようになったからである。
同時に、記憶容量の大容量化とともに、メモリセルア
レイの分割も増加してきている。その理由はビット線BL
の長さを短くすることによりメモリセルに対する情報の
読み出し／書き込み動作の動作余裕度を向上させるため
である。
レイの分割も増加してきている。その理由はビット線BL
の長さを短くすることによりメモリセルに対する情報の
読み出し／書き込み動作の動作余裕度を向上させるため
である。
従来の半導体記憶装置は以上述べたように、アドレス
系制御回路と入出力系制御回路との間の信号の授受を行
う内部配線9,10はメモリセルアレイの外周を通って配置
されている。そのため、内部配線9,10の長さが長くな
り、それらの寄生抵抗や寄生容量が大きくなって内部配
線9,10を通る信号の伝播速度に遅延が生じたり、チップ
のコーナを通る配線の本数が増加してチップ寸法が大き
くなるなどの問題点があった。
系制御回路と入出力系制御回路との間の信号の授受を行
う内部配線9,10はメモリセルアレイの外周を通って配置
されている。そのため、内部配線9,10の長さが長くな
り、それらの寄生抵抗や寄生容量が大きくなって内部配
線9,10を通る信号の伝播速度に遅延が生じたり、チップ
のコーナを通る配線の本数が増加してチップ寸法が大き
くなるなどの問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、制御回路間の内部配線の長さを短くできる
とともに、チップ寸法の増大をも防止できる半導体記憶
装置を得ることを目的とする。
れたもので、制御回路間の内部配線の長さを短くできる
とともに、チップ寸法の増大をも防止できる半導体記憶
装置を得ることを目的とする。
この発明の半導体記憶装置は、複数行及び複数列に配
設された複数のメモリセルをそれぞれが有する少なくと
も一の配列を形成する複数のブロックと、配列の外部の
一側に配設された第１の回路と、一側と対向する配列の
外部の他側に配設された第２の回路と、第１及び第２の
回路間に接続され、隣接する複数のブロックの間に配設
された内部配線と、を備える。
設された複数のメモリセルをそれぞれが有する少なくと
も一の配列を形成する複数のブロックと、配列の外部の
一側に配設された第１の回路と、一側と対向する配列の
外部の他側に配設された第２の回路と、第１及び第２の
回路間に接続され、隣接する複数のブロックの間に配設
された内部配線と、を備える。
望ましくは、前記第１の回路はアドレス系制御回路で
あり、前記第２の回路は入出力系統制御回路である。
あり、前記第２の回路は入出力系統制御回路である。
この発明における半導体記憶装置は内部配線を隣接す
るブロックの間に配設することにより、前記内部配線の
長さを短くでき、信号の伝播遅延を小さくできる。さら
に、チップのコーナを通る配線の本数を減少できるため
にチップ寸法の増加も抑えられる。
るブロックの間に配設することにより、前記内部配線の
長さを短くでき、信号の伝播遅延を小さくできる。さら
に、チップのコーナを通る配線の本数を減少できるため
にチップ寸法の増加も抑えられる。
第１図は、この発明の一実施例であり、１〜10,MB1〜
MB4,MC,BLおよびWLは従来装置と全く同一のものであ
る。この図において、各ブロックMB1〜MB4の間にスペー
スが設けられている。これは、前記のように各ブロック
MB1〜MB4は独立して各ブロックMB1〜MB4中のメモリセル
MCを指定し、データの読み出し／書き込み動作ができる
からである。極端な例としては、サブアレイ1A,1Bのみ
を動作させ、他のサブアレイ1C〜1Hを制御させるような
構成も可能である。従って、これらの間にスペースを確
保することは可能であり、これらのスペースに内部配線
9,10を配置する。
MB4,MC,BLおよびWLは従来装置と全く同一のものであ
る。この図において、各ブロックMB1〜MB4の間にスペー
スが設けられている。これは、前記のように各ブロック
MB1〜MB4は独立して各ブロックMB1〜MB4中のメモリセル
MCを指定し、データの読み出し／書き込み動作ができる
からである。極端な例としては、サブアレイ1A,1Bのみ
を動作させ、他のサブアレイ1C〜1Hを制御させるような
構成も可能である。従って、これらの間にスペースを確
保することは可能であり、これらのスペースに内部配線
9,10を配置する。
以上のような構成にしたことにより、内部配線9,10の
長さが短くなるので、アドレス系制御回路5,6と入出力
系制御回路7,8との間の信号の伝播遅延を小さくするこ
とが可能となる。これにより、チップ外部から印加され
るアドレス信号の変化を検出して、その検出信号を入出
力回路に伝え、データ出力を切り換える動作が速く実行
でき、アクセス時間が短くなる。また、データ出力信号
が確定したことを検出して、アドレス系制御回路5,6に
その検出信号を送り、次サイクルのアドレス印加に備え
させるようなフィードバック動作も迅速に実行できる。
長さが短くなるので、アドレス系制御回路5,6と入出力
系制御回路7,8との間の信号の伝播遅延を小さくするこ
とが可能となる。これにより、チップ外部から印加され
るアドレス信号の変化を検出して、その検出信号を入出
力回路に伝え、データ出力を切り換える動作が速く実行
でき、アクセス時間が短くなる。また、データ出力信号
が確定したことを検出して、アドレス系制御回路5,6に
その検出信号を送り、次サイクルのアドレス印加に備え
させるようなフィードバック動作も迅速に実行できる。
さらに、チップのコーナを通る配線の本数が減少でき
るので、チップ寸法の増加が押えられる。
るので、チップ寸法の増加が押えられる。
なお、上記実施例ではダイナミックRAMについて説明
したが、スタティックRAM,EPROM,EEPROMまたはマスクRO
Mであってもよく、上記実施例と同様の効果を奏する。
したが、スタティックRAM,EPROM,EEPROMまたはマスクRO
Mであってもよく、上記実施例と同様の効果を奏する。
以上のように、この発明によればメモリセルを有する
複数のブロックが形成する配列を挟んでその両側に位置
する第１の回路と第２の回路とを、隣接する複数のブロ
ックの間に配設された内部配線で接続するので、高速で
チップ寸法の小さい半導体記憶装置が得られる効果があ
る。
複数のブロックが形成する配列を挟んでその両側に位置
する第１の回路と第２の回路とを、隣接する複数のブロ
ックの間に配設された内部配線で接続するので、高速で
チップ寸法の小さい半導体記憶装置が得られる効果があ
る。
第１図はこの発明の一実施例による半導体記憶装置を示
す構成図、第２図は従来の半導体記憶装置を示す構成図
である。 図において、1A〜1Hはサブアレイ、2A〜2Hは行デコー
ダ、3AB〜3GHは列デコーダ、4A〜4Hはセンスアンプ、5,
6はアドレス系制御回路、7,8は入出力系制御回路、9,10
は内部配線、MB1〜MB4はブロックである。 なお、各図中同一符号は同一または相当部分を示す。
す構成図、第２図は従来の半導体記憶装置を示す構成図
である。 図において、1A〜1Hはサブアレイ、2A〜2Hは行デコー
ダ、3AB〜3GHは列デコーダ、4A〜4Hはセンスアンプ、5,
6はアドレス系制御回路、7,8は入出力系制御回路、9,10
は内部配線、MB1〜MB4はブロックである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項１】複数行及び複数列に配設された複数のメモ
リセルをそれぞれが有し、少なくとも一の配列を形成す
る複数のブロックと、 前記配列の外部の一側に配設された第１の回路と、 前記一側と対向する前記配列の外部の他側に配設された
第２の回路と、 前記第１及び第２の回路間に接続され、隣接する前記複
数のブロックの間に配設された内部配線と、 を備えた半導体記憶装置。 - 【請求項２】前記第１の回路はアドレス系制御回路であ
り、前記第２の回路は入出力系統制御回路である、特許
請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62126508A JPH088336B2 (ja) | 1987-05-22 | 1987-05-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62126508A JPH088336B2 (ja) | 1987-05-22 | 1987-05-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63291460A JPS63291460A (ja) | 1988-11-29 |
| JPH088336B2 true JPH088336B2 (ja) | 1996-01-29 |
Family
ID=14936941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62126508A Expired - Lifetime JPH088336B2 (ja) | 1987-05-22 | 1987-05-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088336B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH081945B2 (ja) * | 1988-10-24 | 1996-01-10 | 日本電気株式会社 | 半導体記憶装置 |
| JPH0772991B2 (ja) * | 1988-12-06 | 1995-08-02 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0834296B2 (ja) * | 1988-12-06 | 1996-03-29 | 三菱電機株式会社 | 半導体記憶装置 |
| US5184321A (en) * | 1988-12-06 | 1993-02-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement |
| US5195053A (en) * | 1989-08-30 | 1993-03-16 | Nec Corporation | Semiconductor memory device wired to accommodate increased capacity without increasing the size of the semiconductor memory device |
| US5748549A (en) * | 1996-05-27 | 1998-05-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61126508A (ja) * | 1984-11-26 | 1986-06-14 | Furukawa Electric Co Ltd:The | 光合・分波器 |
| JPS61274339A (ja) * | 1985-05-02 | 1986-12-04 | Fujitsu Ltd | Ｒａｍ搭載のゲ−ト・アレ− |
| JPH0642536B2 (ja) * | 1985-08-16 | 1994-06-01 | 富士通株式会社 | 半導体記憶装置 |
-
1987
- 1987-05-22 JP JP62126508A patent/JPH088336B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63291460A (ja) | 1988-11-29 |
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