JP3679421B2 - 分散されたアドレス解読およびタイミング制御機能を有するメモリ - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、メモリ構造に関する。さらに詳しくは、ＤＲＡＭ構造に関する。
【０００２】
【従来の技術】
１個のＤＲＡＭに含まれるメモリ素子すなわちビットの数は、プロセス製造や設計が漸次改善されるにつれて増加してきており、また将来も着実に増加し続けるであろう。メモリ・ビット数が増えるにつれて、ＤＲＡＭのダイ面積とメモリ・ビットのアクセス時間の両方を最小限に抑えるために、ビット密度を大きくする必要性も増大する。ＤＲＡＭのビット密度を大きくするための一般的な方法は、メモリ・ビットとそれにともなう制御論理の両方のトランジスタ寸法を小さくすること、また相互接続（ｉｎｔｅｒｃｏｎｎｅｃｔ）の寸法を小さくすることである。プロセス寸法を小さくすることは、半導体プロセス製造と半導体マスク作成技術の両方を改善することにより、通常は達成される。ＤＲＡＭ内のメモリ・ビットの密度を大きくするための他の一般的な方法には、垂直プロセス製造技術、すなわち垂直集積（ｖｅｒｔｉｃａｌ ｉｎｔｅｇｒａｔｉｏｎ）を用いる方法がある。垂直集積法を用いる一般的な２つのセル構造は、積層型（ｓｔａｃｋｅｄ） コンデンサ・セルとトレンチ型コンデンサ・セルである。これら２種類のセル構造により、ＤＲＡＭメモリ・ビット・セル内の電荷蓄積デバイスは、できるだけ少ない平面エリアを占有するので、メモリ・ビットの高密度化が可能になる。垂直集積法により、論理状態をダイナミックに維持するために重要な電荷蓄積デバイスの容量を維持し、プロセス寸法の低減に合わせてその大きさを定めることができる。上記に示したような処理の改善は、ＤＲＡＭ技術が改善されてきた分野の１つに過ぎない。処理の改善を充分に利用するために、ＤＲＡＭ構造のような設計技術の改善もなされた。
【０００３】
【発明が解決しようとする課題】
一般に、既存のＤＲＡＭ構造は中央に配置された制御論理を中心にして均等に分散されたメモリ・アレイを有する。中央に配置された制御論理は、メモリの所定の部分を選択的にアクティブにしてデータを所定のメモリ位置に読み書きできるようにするためのクリティカル・タイミング制御信号を発生する。この構造の主な問題点は、中央に配置された制御論理から最も離れたメモリ・セルへと、かなりの距離を送らなければならないクリティカル・タイミング制御信号に固有の時間遅延があることである。中央に配置された制御論理を有することによって起こる問題は、クリティカル・タイミング制御信号がダイのいろいろな部分で互いにずれること（ｓｋｅｗ）に関連する問題である。ダイのいろいろな部分でクリティカル・タイミング信号がずれることにより起こる影響としては、ワード・ライン・ドライバがＤＲＡＭアレイ内のＤＲＡＭビット・セルの行にアクセスするときに誤動作を起こしたり、トランジスタを破壊的にバイアスするような時点で制御信号を発生してしまうことがあるが、これらに限定されるものではない。概して、メモリ構造に起因するこれらの影響により、ＤＲＡＭ回路の全体的な性能と信頼性とが損なわれる。
【０００４】
【課題を解決するための手段】
上記に述べた必要性は、以下に説明する分散された解読機能およびタイミング制御機能を有するダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）により解決される。そのＤＲＡＭ（１０）は、アドレス入力信号を受信するアドレス・ポートと、外部の装置と前記アドレス・ポートで受信したアドレスによって指定される場所との間でデータ信号を流すデータ・ポートと、制御信号（ＲＡＳ）を受信する制御信号ポートであって、制御信号は、前記アドレス入力信号の少なくとも一部が有効であることを示すところの制御信号ポートと、複数のメモリ・セル・アレイより成る複数の部分（１２，１３，１４，１５）であって、前記複数の部分（１２，１３，１４，１５）の各々は、複数のメモリ・セル・アレイ（２６）より成る複数の行、および複数のメモリ・セル・アレイ（２６）より成る複数の列に配列されるところの複数の部分とを有する。更にＤＲＡＭ（１０）は、複数のメモリ・セル・アレイより成る複数の部分の各部分に隣接し、アドレス・ポートおよび制御信号ポートに結合される全体デコード手段（２０）であって、制御信号（ＲＡＳ）に応答して全体デコード手段は、アドレス入力信号を部分的にデコードして部分解読信号（Ｄ１）を提供し、部分的なデコードが完了した後にタイミング信号（ＲＡＳ”）を活性化させる全体デコード手段と、複数のメモリ・セル・アレイ（２６，２６’）に隣接し、部分解読信号（Ｄ１）を受信する第１入力，タイミング信号（ＲＡＳ”）を受信する第２入力および前記複数のメモリ・セル・アレイの各々に結合された出力を有する局所デコード手段（２８，２８’）であって、タイミング信号（ＲＡＳ”）の活性化に応答して、複数のメモリ・セル・アレイの内の少なくとも１つにおけるワード・ラインを活性化させる局所デコード手段とを有する。
【０００５】
【実施例】
図１には、４つのパーティション、すなわちデータ・ビット象限１２，１３，１４，１５と、全体アドレス・デコーダ・タイミング制御論理部２０と、全体列デコーダ論理ブロック２２，２４とを有するＤＲＡＭ１０を示す。４つのデータ・ビット象限１２ないし１５のそれぞれは、ＤＲＡＭセル・アレイ２６，２６’のような所定の数のＤＲＡＭセル・アレイと、局所デコーダ部２８，２８’のような所定の数の局所デコーダとを有する。全体アドレス・デコーダ・タイミング制御論理部２０には、全体行アドレス・デコーダ３０のような所定の数の全体行アドレス・デコーダと、全体タイミング制御論理３４とが含まれる。
【０００６】
全体アドレス・デコーダ・タイミング制御論理部２０は、「アドレス入力」と記されているアドレス入力を受け取るための第１入力と、「行アドレス・ストローブ」または「ＲＡＳ」と記されているタイミング制御信号を受け取るための第２入力とを有する。ＲＡＳはさらに全体タイミング制御論理３４の入力に接続されている。全体タイミング制御論理３４は、「ＲＡＳ’」と記されているタイミング制御信号を与えるための出力を有している。
【０００７】
３０のような全体行アドレス・デコーダはそれぞれ、アドレス入力信号を受け取るための第１入力と、全体タイミング制御論理３４の出力に接続されて、タイミング制御信号ＲＡＳ’を受け取るための第２入力とを有する。それぞれの全体行アドレス・デコーダは、デコーダ３０のＤ１のような第１出力を有するが、これには「全体行ライン」と記されている所定数の全体行アドレス信号が含まれる。この信号群は、象限１２，１５のような２つの隣接する象限に接続される。それぞれの全体行アドレス・デコーダはまた、デコーダ３０のＤ２のような第２出力を有するが、これには所定数の全体行アドレス信号と「ＲＡＳ”」（図１では表示されていない）と呼ばれるタイミング制御信号とが含まれ、これらの信号はまとめて「全体行ラインおよびタイミング」と記されており、これも象限１２，１５のような２つの隣接する象限のそれぞれに接続されている。図１では全体アドレス・デコーダは、メモリ内の２つの部分に解読信号およびタイミング信号Ｄ１，Ｄ２を与えるように図示されているが、各デコーダは１つの象限または２つ以上の象限に信号を与えるように構築されてもよいことは明かである。
【０００８】
各象限内では、２８のような局所行デコーダ部のそれぞれは、３０のような所定の全体行アドレス・デコーダの第１出力を受け取るための第１入力と、３０のような全体行アドレス・デコーダの第２出力を受け取るための第２入力とを有する。
【０００９】
図１の全体列デコーダ論理ブロック２２，２４はそれぞれ、所定の列出力信号を解読、増幅するための従来の解読論理（図示せず）と、増幅器（図示せず）とを含む。全体列デコーダ論理ブロック２２，２４はそれぞれ、列データ情報を受け取るためデータ・ビット象限１２ないし１５のそれぞれの複数の出力（図示せず）のうち所定の１つに接続された複数の第１入力（図示せず）のうちの１つと、従来のようにアドレス入力とタイミング制御とを受け取るため全体アドレス・デコーダ・タイミング制御論理部２０の複数の出力（図示せず）のうちの１つに接続された複数の第２入力（図示せず）の１つとを有する。
【００１０】
動作中にＤＲＡＭ回路１０内で利用される主なクリティカル・タイミング・チェーンは、ＲＡＳタイミング・チェーンと「列アドレス・ストローブ」（ＣＡＳ）タイミング・チェーン（図示せず）である。本発明は、主としてＲＡＳタイミング・チェーンとその結果得られるＤＲＡＭ回路１０の構造に関する。ＣＡＳタイミング・チェーンと、列解読論理ブロック２２，２４とは、ここではＤＲＡＭの動作全体をより分かりやすくするために参照しているに過ぎない。
【００１１】
図２のタイミング図は、図１のＤＲＡＭ１０の動作を制御するために必要なタイミング信号を示す。図２に示されるように、３０のような図１の各全体行アドレス・デコーダに接続されているアドレス入力は、デコーダ３０のような所定の全体行アドレス・デコーダによって選択的に解読される。さらに、全体タイミング制御論理３４は、タイミング制御信号ＲＡＳに応答してタイミング制御信号ＲＡＳ’を発生する。タイミング制御信号ＲＡＳ’は、各全体行アドレス・デコーダに接続されており、選択的に解読された行アドレス・デコーダ３０をアクティブにする。選択的に解読された行アドレス・デコーダ３０の第１および第２出力は、２８のような、局所行デコーダ部の所定の１つに接続されており、タイミング制御信号ＲＡＳ”に応答してさらに解読される。
【００１２】
図３には、図１のＤＲＡＭ１０の一部分４０を示す。部分４０は、ＤＲＡＭセル・アレイ２６，２６’と、局所行デコーダ部２８，２８’と、それぞれの相互接続部分との詳細図である。ＤＲＡＭセル・アレイ２６，２６’は、それぞれ行データ検知増幅器論理４５，４５’を有しており、各々がビット・セル４６，４６’のようなＤＲＡＭビット・セルのアレイをそれぞれ有している。局所行デコーダ部２８，２８’は、ワード・ライン・デコーダ・ユニット４２，４２’と、制御論理４３，４３’とをそれぞれ有している。デコーダ・ユニット４２，４２’には、デコーダ・ドライバ４８，４８’のような所定の数のワード・ライン・デコーダ・ドライバが含まれる。また、局所行デコーダ部２８，２８’はそれぞれ局所行アドレス／タイミング制御論理４３，４３’を有する。
【００１３】
ワード・ライン・デコーダ・ユニット４２，４２’は、それぞれ図１の所定の全体行アドレス・デコーダ３０の第１出力を受け取るための第１入力を有し、さらに局所行アドレス／タイミング制御論理４３，４３’の制御出力をそれぞれ受け取るための第２入力を有する。局所行アドレス／タイミング制御論理４３，４３’は、それぞれ、図１の所定の全体行アドレス・デコーダ３０の第２出力に接続された入力を有する。
【００１４】
図３のＤＲＡＭセル・アレイ２６，２６’はそれぞれ、所定の数のＤＲＡＭビット・セル４６，４６’より構成される。ＤＲＡＭビット・セルの各行は、所定のワード・ライン・デコーダ・ドライバ４８，４８’からの共通制御ワード・ライン出力を共有する。各列のＤＲＡＭビット・セルは、列データ検知増幅器論理４５または４５’のいずれかの複数の入力（図示せず）の１つに共に接続される共通出力を共有する。列データ検知増幅器論理４５，４５’は、それぞれ、図１の列解読・検知増幅器論理ブロック２２，２４の第１入力（図示せず）に接続された複数の出力を有する。
【００１５】
図１も図３も、局所行デコーダ部２８，２８’に対するＤＲＡＭセル・アレイ２６，２６’の物理的な配置を示している。ＤＲＡＭセル・アレイ２６は、２つの局所行デコーダ部２８，２８’の間に置かれる。局所行デコーダ部は、各象限の２つの対向する外側の端部に置かれるので、２６のような各セル・アレイは、２つの対向辺部のそれぞれ（図３に示される左辺部と右辺部）に２８，２８’のようなデコーダを有する。図３は、各ワード・ライン・デコーダ・ドライバ４８，４８’の個々のワード・ライン出力が、ＤＲＡＭビット・セル４６，４６’のアレイにそれぞれ送られるインターリーブ（ｉｎｔｅｒｌｅａｖｅ）方式を表す。つまり、アレイ２６で、デコーダ・ドライバ４８，４８’が交互の行を駆動する。ワード・ライン・デコーダ・ドライバ４８，４８’それぞれの各出力は、２つの隣接するＤＲＡＭセル・アレイ２６，２６’のワード・ラインに接続し、ＤＲＡＭセル・アレイ２６，２６’内の各隣接ワード・ラインは交互にワード・ライン・デコーダ・ドライバ４８，４８’に接続される。概して、同じワード・ライン・デコーダ・ドライバ４８，４８’に２つの隣接するワード・ラインが接続されることはない。
【００１６】
動作中、ＤＲＡＭ１０は分散された解読およびタイミング制御を有する。図１の全体行アドレス・デコーダ３０の２つの出力は、第１レベルの解読として機能し、図１および図３に示される２８のような所定の行アドレス・デコーダ部により解読される。図３の局所行アドレス／タイミング制御論理４３，４３’は、図１の全体行アドレス・デコーダ３０の第２出力をバッファする。図１の全体行アドレス・デコーダ３０の第２出力には、タイミング制御信号ＲＡＳ”が含まれるので、図３の局所行アドレス・タイミング制御論理４３，４３’の出力は、４８，４８’のようなワード・ライン・デコーダ・ドライバに対して、タイミング制御として機能すると共に、第２レベルの解読信号をそれぞれ与える。４８，４８’のようなワード・ライン・デコーダ・ドライバは、図１の全体行アドレス・デコーダ３０の第１出力と、局所行アドレス／タイミング制御論理４３，４３’からそれぞれ来る第２レベルの解読信号とを解読して、それに伴うクリティカル・タイミングを有する局所ワード・ライン信号を発生する。２８のような局所行デコーダ部はそれぞれ、ＤＲＡＭアレイ１２ないし１５の各象限全体に分散されているので、２８のような各々の局所行デコーダ部は互いにずれた時点で、図１の全体行アドレス・デコーダ３０の出力から全体行アドレスと全体アドレス／タイミング制御信号とを受け取る。しかし、２８のような局所行デコーダ部はそれぞれ、タイミング制御信号ＲＡＳ”と全体アドレス信号とを受け取り、かつ、タイミング制御信号ＲＡＳ”が各ＤＲＡＭセル・アレイのクリティカル・ワード・ライン信号の生成を制御するので、ＤＲＡＭダイのいろいろな部分で、互いにずれたタイミング信号ＲＡＳとその派生信号とを有することの影響が排除される。
図３の２８，２８’のような局所行デコーダ部に具現される、上記の第２レベルの解読と、上述の局所ワード・ラインをインターリーブして送る方法とによって、２８，２８’のような局所行デコーダ部のそれぞれの所定の出力から４６，４６’のようなＤＲＡＭビット・セルの所定の行にそれぞれ接続する第１レベルまたは低レベルの相互接続の物理的寸法が、全体行アドレス相互接続信号よりもかなり小さくすることが可能になる。局所行デコーダ部２８，２８’は、１ピッチ４個のＤＲＡＭビット・セルにそれぞれ内蔵される。言い換えれば、図３において、ワード・ライン・デコーダ・ドライバ４８は、４行分のビット・セルに等しい幅を持つ。図示されたピッチにより、全体行アドレス信号と、全体アドレス／タイミング制御信号とは、それぞれ、低レベルの相互接続の約４倍のピッチを持つことができる。全体アドレス・ラインまたは導体は、局所ワード・ライン幅に必要なものよりも大きくすることができるので、全体アドレス・ラインの抵抗は最小限に抑えられ、それによってメモリ内のアドレス信号の伝達に伴う信号遅延も最小になる。全体アドレス・ラインは物理的に局所ワード・ラインの上、すなわち物理的により高いレベルに位置しているので、全体アドレス・ラインは高レベルの相互接続と関連している。高レベルの相互接続のピッチが大きくなると、半導体の製造工程はより安価で信頼性の高いものとなる。低レベルの相互接続の物理的寸法がかなり小さくなることにより、全体行アドレス相互接続ラインを小さくすることを必要とせずに、ＤＲＡＭセル・アレイ内のＤＲＡＭビット・セルの高密度化が可能になる。半導体製造工程において高密度化を図るためＤＲＡＭビット・セルの製造に垂直集積法を利用する場合には、ＤＲＡＭ１０のこの特徴はさらに意義のあるものとなる。その主な理由は、垂直集積による製造工程では、局所行デコーダ部２８，２８’とＤＲＡＭビット・セルとが作られる低レベルの相互接続と、信号が送られる高レベルの相互接続との間の縦方向の寸法が大きくなるためである。半導体製造における主な難点は、垂直方向の寸法が大きくなった相互接続レベル間にコンタクトを作ることであるので、高レベルの相互接続を低レベルの相互接続よりも物理的に大きくすることにより、このコンタクトの問題はかなり緩和される。局所行デコーダ部２８，２８’内の第２レベルの解読とインターリーブしたワード・ラインの送出との組み合わせにより、半導体の製造はより安価で信頼性の高いものになる。
【００１７】
以上、構造上の特性を組み合わせたＤＲＡＭが提供されたことは明かである。これらの特徴には、ＤＲＡＭセルのアレイ全体に分散された局所行デコーダとクリティカル・タイミング制御論理とを備えることが含まれる。各局所行デコーダは、第２レベルの行アドレス解読を有し、各局所行デコーダの局所ワード・ライン信号出力がインターリーブされる。これらの構造的な特徴を組み合わせることにより、高信頼性・低製造コストの高密度ＤＲＡＭ回路の半導体製造が可能になる。
【００１８】
本発明の原理を解説してきたが、この説明は一例に過ぎず、本発明の範囲を制限するものでないことは、当業者には明らかである。たとえば、説明された４個のＤＲＡＭアレイ象限の寸法または数を増減してもよい。ＲＡＳ制御信号のズレの影響を小さくするために、解読論理とクリティカル・タイミング制御論理の両方を分散することは、ＤＲＡＭ回路内のＣＡＳ制御信号やその他のクリティカル・タイミング信号にも適用することができる。ＲＡＳタイミング制御信号の論理検知は、負の論理を用いても実現することができる。ここで教示されたアドレス入力信号のためのエンコーダとデコーダの数は、必要に応じて変えることができる。従って、添付の請求項により、本発明の精神と範囲に含まれる発明のすべての修正を包括するものとする。
【図面の簡単な説明】
【図１】本発明によるＤＲＡＭ構造のブロック図である。
【図２】図１のＤＲＡＭに関連する制御タイミングのタイミング図である。
【図３】図１のＤＲＡＭの部分のブロック図である。
【符号の説明】
１０ ＤＲＡＭ
１２，１３，１４，１５ 象限
２０ 全体アドレス・デコーダ・タイミング制御論理部
２２，２４ 全体デコーダ論理ブロック
２６，２６’ ＤＲＡＭセル・アレイ
２８，２８’ 局所デコーダ部
３０ 全体行アドレス・デコーダ
３４ 全体タイミング制御論理
【産業上の利用分野】
本発明は、メモリ構造に関する。さらに詳しくは、ＤＲＡＭ構造に関する。
【０００２】
【従来の技術】
１個のＤＲＡＭに含まれるメモリ素子すなわちビットの数は、プロセス製造や設計が漸次改善されるにつれて増加してきており、また将来も着実に増加し続けるであろう。メモリ・ビット数が増えるにつれて、ＤＲＡＭのダイ面積とメモリ・ビットのアクセス時間の両方を最小限に抑えるために、ビット密度を大きくする必要性も増大する。ＤＲＡＭのビット密度を大きくするための一般的な方法は、メモリ・ビットとそれにともなう制御論理の両方のトランジスタ寸法を小さくすること、また相互接続（ｉｎｔｅｒｃｏｎｎｅｃｔ）の寸法を小さくすることである。プロセス寸法を小さくすることは、半導体プロセス製造と半導体マスク作成技術の両方を改善することにより、通常は達成される。ＤＲＡＭ内のメモリ・ビットの密度を大きくするための他の一般的な方法には、垂直プロセス製造技術、すなわち垂直集積（ｖｅｒｔｉｃａｌ ｉｎｔｅｇｒａｔｉｏｎ）を用いる方法がある。垂直集積法を用いる一般的な２つのセル構造は、積層型（ｓｔａｃｋｅｄ） コンデンサ・セルとトレンチ型コンデンサ・セルである。これら２種類のセル構造により、ＤＲＡＭメモリ・ビット・セル内の電荷蓄積デバイスは、できるだけ少ない平面エリアを占有するので、メモリ・ビットの高密度化が可能になる。垂直集積法により、論理状態をダイナミックに維持するために重要な電荷蓄積デバイスの容量を維持し、プロセス寸法の低減に合わせてその大きさを定めることができる。上記に示したような処理の改善は、ＤＲＡＭ技術が改善されてきた分野の１つに過ぎない。処理の改善を充分に利用するために、ＤＲＡＭ構造のような設計技術の改善もなされた。
【０００３】
【発明が解決しようとする課題】
一般に、既存のＤＲＡＭ構造は中央に配置された制御論理を中心にして均等に分散されたメモリ・アレイを有する。中央に配置された制御論理は、メモリの所定の部分を選択的にアクティブにしてデータを所定のメモリ位置に読み書きできるようにするためのクリティカル・タイミング制御信号を発生する。この構造の主な問題点は、中央に配置された制御論理から最も離れたメモリ・セルへと、かなりの距離を送らなければならないクリティカル・タイミング制御信号に固有の時間遅延があることである。中央に配置された制御論理を有することによって起こる問題は、クリティカル・タイミング制御信号がダイのいろいろな部分で互いにずれること（ｓｋｅｗ）に関連する問題である。ダイのいろいろな部分でクリティカル・タイミング信号がずれることにより起こる影響としては、ワード・ライン・ドライバがＤＲＡＭアレイ内のＤＲＡＭビット・セルの行にアクセスするときに誤動作を起こしたり、トランジスタを破壊的にバイアスするような時点で制御信号を発生してしまうことがあるが、これらに限定されるものではない。概して、メモリ構造に起因するこれらの影響により、ＤＲＡＭ回路の全体的な性能と信頼性とが損なわれる。
【０００４】
【課題を解決するための手段】
上記に述べた必要性は、以下に説明する分散された解読機能およびタイミング制御機能を有するダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）により解決される。そのＤＲＡＭ（１０）は、アドレス入力信号を受信するアドレス・ポートと、外部の装置と前記アドレス・ポートで受信したアドレスによって指定される場所との間でデータ信号を流すデータ・ポートと、制御信号（ＲＡＳ）を受信する制御信号ポートであって、制御信号は、前記アドレス入力信号の少なくとも一部が有効であることを示すところの制御信号ポートと、複数のメモリ・セル・アレイより成る複数の部分（１２，１３，１４，１５）であって、前記複数の部分（１２，１３，１４，１５）の各々は、複数のメモリ・セル・アレイ（２６）より成る複数の行、および複数のメモリ・セル・アレイ（２６）より成る複数の列に配列されるところの複数の部分とを有する。更にＤＲＡＭ（１０）は、複数のメモリ・セル・アレイより成る複数の部分の各部分に隣接し、アドレス・ポートおよび制御信号ポートに結合される全体デコード手段（２０）であって、制御信号（ＲＡＳ）に応答して全体デコード手段は、アドレス入力信号を部分的にデコードして部分解読信号（Ｄ１）を提供し、部分的なデコードが完了した後にタイミング信号（ＲＡＳ”）を活性化させる全体デコード手段と、複数のメモリ・セル・アレイ（２６，２６’）に隣接し、部分解読信号（Ｄ１）を受信する第１入力，タイミング信号（ＲＡＳ”）を受信する第２入力および前記複数のメモリ・セル・アレイの各々に結合された出力を有する局所デコード手段（２８，２８’）であって、タイミング信号（ＲＡＳ”）の活性化に応答して、複数のメモリ・セル・アレイの内の少なくとも１つにおけるワード・ラインを活性化させる局所デコード手段とを有する。
【０００５】
【実施例】
図１には、４つのパーティション、すなわちデータ・ビット象限１２，１３，１４，１５と、全体アドレス・デコーダ・タイミング制御論理部２０と、全体列デコーダ論理ブロック２２，２４とを有するＤＲＡＭ１０を示す。４つのデータ・ビット象限１２ないし１５のそれぞれは、ＤＲＡＭセル・アレイ２６，２６’のような所定の数のＤＲＡＭセル・アレイと、局所デコーダ部２８，２８’のような所定の数の局所デコーダとを有する。全体アドレス・デコーダ・タイミング制御論理部２０には、全体行アドレス・デコーダ３０のような所定の数の全体行アドレス・デコーダと、全体タイミング制御論理３４とが含まれる。
【０００６】
全体アドレス・デコーダ・タイミング制御論理部２０は、「アドレス入力」と記されているアドレス入力を受け取るための第１入力と、「行アドレス・ストローブ」または「ＲＡＳ」と記されているタイミング制御信号を受け取るための第２入力とを有する。ＲＡＳはさらに全体タイミング制御論理３４の入力に接続されている。全体タイミング制御論理３４は、「ＲＡＳ’」と記されているタイミング制御信号を与えるための出力を有している。
【０００７】
３０のような全体行アドレス・デコーダはそれぞれ、アドレス入力信号を受け取るための第１入力と、全体タイミング制御論理３４の出力に接続されて、タイミング制御信号ＲＡＳ’を受け取るための第２入力とを有する。それぞれの全体行アドレス・デコーダは、デコーダ３０のＤ１のような第１出力を有するが、これには「全体行ライン」と記されている所定数の全体行アドレス信号が含まれる。この信号群は、象限１２，１５のような２つの隣接する象限に接続される。それぞれの全体行アドレス・デコーダはまた、デコーダ３０のＤ２のような第２出力を有するが、これには所定数の全体行アドレス信号と「ＲＡＳ”」（図１では表示されていない）と呼ばれるタイミング制御信号とが含まれ、これらの信号はまとめて「全体行ラインおよびタイミング」と記されており、これも象限１２，１５のような２つの隣接する象限のそれぞれに接続されている。図１では全体アドレス・デコーダは、メモリ内の２つの部分に解読信号およびタイミング信号Ｄ１，Ｄ２を与えるように図示されているが、各デコーダは１つの象限または２つ以上の象限に信号を与えるように構築されてもよいことは明かである。
【０００８】
各象限内では、２８のような局所行デコーダ部のそれぞれは、３０のような所定の全体行アドレス・デコーダの第１出力を受け取るための第１入力と、３０のような全体行アドレス・デコーダの第２出力を受け取るための第２入力とを有する。
【０００９】
図１の全体列デコーダ論理ブロック２２，２４はそれぞれ、所定の列出力信号を解読、増幅するための従来の解読論理（図示せず）と、増幅器（図示せず）とを含む。全体列デコーダ論理ブロック２２，２４はそれぞれ、列データ情報を受け取るためデータ・ビット象限１２ないし１５のそれぞれの複数の出力（図示せず）のうち所定の１つに接続された複数の第１入力（図示せず）のうちの１つと、従来のようにアドレス入力とタイミング制御とを受け取るため全体アドレス・デコーダ・タイミング制御論理部２０の複数の出力（図示せず）のうちの１つに接続された複数の第２入力（図示せず）の１つとを有する。
【００１０】
動作中にＤＲＡＭ回路１０内で利用される主なクリティカル・タイミング・チェーンは、ＲＡＳタイミング・チェーンと「列アドレス・ストローブ」（ＣＡＳ）タイミング・チェーン（図示せず）である。本発明は、主としてＲＡＳタイミング・チェーンとその結果得られるＤＲＡＭ回路１０の構造に関する。ＣＡＳタイミング・チェーンと、列解読論理ブロック２２，２４とは、ここではＤＲＡＭの動作全体をより分かりやすくするために参照しているに過ぎない。
【００１１】
図２のタイミング図は、図１のＤＲＡＭ１０の動作を制御するために必要なタイミング信号を示す。図２に示されるように、３０のような図１の各全体行アドレス・デコーダに接続されているアドレス入力は、デコーダ３０のような所定の全体行アドレス・デコーダによって選択的に解読される。さらに、全体タイミング制御論理３４は、タイミング制御信号ＲＡＳに応答してタイミング制御信号ＲＡＳ’を発生する。タイミング制御信号ＲＡＳ’は、各全体行アドレス・デコーダに接続されており、選択的に解読された行アドレス・デコーダ３０をアクティブにする。選択的に解読された行アドレス・デコーダ３０の第１および第２出力は、２８のような、局所行デコーダ部の所定の１つに接続されており、タイミング制御信号ＲＡＳ”に応答してさらに解読される。
【００１２】
図３には、図１のＤＲＡＭ１０の一部分４０を示す。部分４０は、ＤＲＡＭセル・アレイ２６，２６’と、局所行デコーダ部２８，２８’と、それぞれの相互接続部分との詳細図である。ＤＲＡＭセル・アレイ２６，２６’は、それぞれ行データ検知増幅器論理４５，４５’を有しており、各々がビット・セル４６，４６’のようなＤＲＡＭビット・セルのアレイをそれぞれ有している。局所行デコーダ部２８，２８’は、ワード・ライン・デコーダ・ユニット４２，４２’と、制御論理４３，４３’とをそれぞれ有している。デコーダ・ユニット４２，４２’には、デコーダ・ドライバ４８，４８’のような所定の数のワード・ライン・デコーダ・ドライバが含まれる。また、局所行デコーダ部２８，２８’はそれぞれ局所行アドレス／タイミング制御論理４３，４３’を有する。
【００１３】
ワード・ライン・デコーダ・ユニット４２，４２’は、それぞれ図１の所定の全体行アドレス・デコーダ３０の第１出力を受け取るための第１入力を有し、さらに局所行アドレス／タイミング制御論理４３，４３’の制御出力をそれぞれ受け取るための第２入力を有する。局所行アドレス／タイミング制御論理４３，４３’は、それぞれ、図１の所定の全体行アドレス・デコーダ３０の第２出力に接続された入力を有する。
【００１４】
図３のＤＲＡＭセル・アレイ２６，２６’はそれぞれ、所定の数のＤＲＡＭビット・セル４６，４６’より構成される。ＤＲＡＭビット・セルの各行は、所定のワード・ライン・デコーダ・ドライバ４８，４８’からの共通制御ワード・ライン出力を共有する。各列のＤＲＡＭビット・セルは、列データ検知増幅器論理４５または４５’のいずれかの複数の入力（図示せず）の１つに共に接続される共通出力を共有する。列データ検知増幅器論理４５，４５’は、それぞれ、図１の列解読・検知増幅器論理ブロック２２，２４の第１入力（図示せず）に接続された複数の出力を有する。
【００１５】
図１も図３も、局所行デコーダ部２８，２８’に対するＤＲＡＭセル・アレイ２６，２６’の物理的な配置を示している。ＤＲＡＭセル・アレイ２６は、２つの局所行デコーダ部２８，２８’の間に置かれる。局所行デコーダ部は、各象限の２つの対向する外側の端部に置かれるので、２６のような各セル・アレイは、２つの対向辺部のそれぞれ（図３に示される左辺部と右辺部）に２８，２８’のようなデコーダを有する。図３は、各ワード・ライン・デコーダ・ドライバ４８，４８’の個々のワード・ライン出力が、ＤＲＡＭビット・セル４６，４６’のアレイにそれぞれ送られるインターリーブ（ｉｎｔｅｒｌｅａｖｅ）方式を表す。つまり、アレイ２６で、デコーダ・ドライバ４８，４８’が交互の行を駆動する。ワード・ライン・デコーダ・ドライバ４８，４８’それぞれの各出力は、２つの隣接するＤＲＡＭセル・アレイ２６，２６’のワード・ラインに接続し、ＤＲＡＭセル・アレイ２６，２６’内の各隣接ワード・ラインは交互にワード・ライン・デコーダ・ドライバ４８，４８’に接続される。概して、同じワード・ライン・デコーダ・ドライバ４８，４８’に２つの隣接するワード・ラインが接続されることはない。
【００１６】
動作中、ＤＲＡＭ１０は分散された解読およびタイミング制御を有する。図１の全体行アドレス・デコーダ３０の２つの出力は、第１レベルの解読として機能し、図１および図３に示される２８のような所定の行アドレス・デコーダ部により解読される。図３の局所行アドレス／タイミング制御論理４３，４３’は、図１の全体行アドレス・デコーダ３０の第２出力をバッファする。図１の全体行アドレス・デコーダ３０の第２出力には、タイミング制御信号ＲＡＳ”が含まれるので、図３の局所行アドレス・タイミング制御論理４３，４３’の出力は、４８，４８’のようなワード・ライン・デコーダ・ドライバに対して、タイミング制御として機能すると共に、第２レベルの解読信号をそれぞれ与える。４８，４８’のようなワード・ライン・デコーダ・ドライバは、図１の全体行アドレス・デコーダ３０の第１出力と、局所行アドレス／タイミング制御論理４３，４３’からそれぞれ来る第２レベルの解読信号とを解読して、それに伴うクリティカル・タイミングを有する局所ワード・ライン信号を発生する。２８のような局所行デコーダ部はそれぞれ、ＤＲＡＭアレイ１２ないし１５の各象限全体に分散されているので、２８のような各々の局所行デコーダ部は互いにずれた時点で、図１の全体行アドレス・デコーダ３０の出力から全体行アドレスと全体アドレス／タイミング制御信号とを受け取る。しかし、２８のような局所行デコーダ部はそれぞれ、タイミング制御信号ＲＡＳ”と全体アドレス信号とを受け取り、かつ、タイミング制御信号ＲＡＳ”が各ＤＲＡＭセル・アレイのクリティカル・ワード・ライン信号の生成を制御するので、ＤＲＡＭダイのいろいろな部分で、互いにずれたタイミング信号ＲＡＳとその派生信号とを有することの影響が排除される。
図３の２８，２８’のような局所行デコーダ部に具現される、上記の第２レベルの解読と、上述の局所ワード・ラインをインターリーブして送る方法とによって、２８，２８’のような局所行デコーダ部のそれぞれの所定の出力から４６，４６’のようなＤＲＡＭビット・セルの所定の行にそれぞれ接続する第１レベルまたは低レベルの相互接続の物理的寸法が、全体行アドレス相互接続信号よりもかなり小さくすることが可能になる。局所行デコーダ部２８，２８’は、１ピッチ４個のＤＲＡＭビット・セルにそれぞれ内蔵される。言い換えれば、図３において、ワード・ライン・デコーダ・ドライバ４８は、４行分のビット・セルに等しい幅を持つ。図示されたピッチにより、全体行アドレス信号と、全体アドレス／タイミング制御信号とは、それぞれ、低レベルの相互接続の約４倍のピッチを持つことができる。全体アドレス・ラインまたは導体は、局所ワード・ライン幅に必要なものよりも大きくすることができるので、全体アドレス・ラインの抵抗は最小限に抑えられ、それによってメモリ内のアドレス信号の伝達に伴う信号遅延も最小になる。全体アドレス・ラインは物理的に局所ワード・ラインの上、すなわち物理的により高いレベルに位置しているので、全体アドレス・ラインは高レベルの相互接続と関連している。高レベルの相互接続のピッチが大きくなると、半導体の製造工程はより安価で信頼性の高いものとなる。低レベルの相互接続の物理的寸法がかなり小さくなることにより、全体行アドレス相互接続ラインを小さくすることを必要とせずに、ＤＲＡＭセル・アレイ内のＤＲＡＭビット・セルの高密度化が可能になる。半導体製造工程において高密度化を図るためＤＲＡＭビット・セルの製造に垂直集積法を利用する場合には、ＤＲＡＭ１０のこの特徴はさらに意義のあるものとなる。その主な理由は、垂直集積による製造工程では、局所行デコーダ部２８，２８’とＤＲＡＭビット・セルとが作られる低レベルの相互接続と、信号が送られる高レベルの相互接続との間の縦方向の寸法が大きくなるためである。半導体製造における主な難点は、垂直方向の寸法が大きくなった相互接続レベル間にコンタクトを作ることであるので、高レベルの相互接続を低レベルの相互接続よりも物理的に大きくすることにより、このコンタクトの問題はかなり緩和される。局所行デコーダ部２８，２８’内の第２レベルの解読とインターリーブしたワード・ラインの送出との組み合わせにより、半導体の製造はより安価で信頼性の高いものになる。
【００１７】
以上、構造上の特性を組み合わせたＤＲＡＭが提供されたことは明かである。これらの特徴には、ＤＲＡＭセルのアレイ全体に分散された局所行デコーダとクリティカル・タイミング制御論理とを備えることが含まれる。各局所行デコーダは、第２レベルの行アドレス解読を有し、各局所行デコーダの局所ワード・ライン信号出力がインターリーブされる。これらの構造的な特徴を組み合わせることにより、高信頼性・低製造コストの高密度ＤＲＡＭ回路の半導体製造が可能になる。
【００１８】
本発明の原理を解説してきたが、この説明は一例に過ぎず、本発明の範囲を制限するものでないことは、当業者には明らかである。たとえば、説明された４個のＤＲＡＭアレイ象限の寸法または数を増減してもよい。ＲＡＳ制御信号のズレの影響を小さくするために、解読論理とクリティカル・タイミング制御論理の両方を分散することは、ＤＲＡＭ回路内のＣＡＳ制御信号やその他のクリティカル・タイミング信号にも適用することができる。ＲＡＳタイミング制御信号の論理検知は、負の論理を用いても実現することができる。ここで教示されたアドレス入力信号のためのエンコーダとデコーダの数は、必要に応じて変えることができる。従って、添付の請求項により、本発明の精神と範囲に含まれる発明のすべての修正を包括するものとする。
【図面の簡単な説明】
【図１】本発明によるＤＲＡＭ構造のブロック図である。
【図２】図１のＤＲＡＭに関連する制御タイミングのタイミング図である。
【図３】図１のＤＲＡＭの部分のブロック図である。
【符号の説明】
１０ ＤＲＡＭ
１２，１３，１４，１５ 象限
２０ 全体アドレス・デコーダ・タイミング制御論理部
２２，２４ 全体デコーダ論理ブロック
２６，２６’ ＤＲＡＭセル・アレイ
２８，２８’ 局所デコーダ部
３０ 全体行アドレス・デコーダ
３４ 全体タイミング制御論理
Claims (3)
- ＤＲＡＭ（１０）であって：
アドレス入力信号を受信するアドレス・ポート；
外部の装置と前記アドレス・ポートで受信したアドレスによって指定される場所との間でデータ信号を流すデータ・ポート；
制御信号（ＲＡＳ）を受信する制御信号ポートであって、前記制御信号は、前記アドレス入力信号の少なくとも一部が有効であることを示すところの制御信号ポート；
複数のメモリ・セル・アレイより成る複数の部分（１２，１３，１４，１５）であって、前記複数の部分（１２，１３，１４，１５）の各々は、複数のメモリ・セル・アレイ（２６）より成る複数の行、および複数のメモリ・セル・アレイ（２６）より成る複数の列に配列されるところの複数の部分；
を有し、
複数のメモリ・セル・アレイより成る前記複数の部分の各部分に隣接し、前記アドレス・ポートおよび前記制御信号ポートに結合される全体デコード手段（３０）であって、前記制御信号（ＲＡＳ）に応答して前記全体デコード手段は、前記アドレス入力信号の一部分を部分的にデコードして部分解読信号（Ｄ１）を提供し、前記全体デコード手段は、部分的なデコードが完了した後にタイミング信号（ＲＡＳ”）を活性化させる全体デコード手段；および
複数のメモリ・セル・アレイ（２６，２６’）に隣接し、前記部分解読信号（Ｄ１）及び前記アドレス入力信号の残りの部分を受信する第１入力と、前記タイミング信号（ＲＡＳ”）を受信する第２入力と、前記複数のメモリ・セル・アレイの各々に結合された出力とを有する局所デコード手段（２８，２８’）であって、前記タイミング信号（ＲＡＳ”）の活性化に応答して、前記複数のメモリ・セル・アレイの内の少なくとも１つにおけるワード・ラインを活性化させる局所デコード手段；
を有することを特徴とするＤＲＡＭ。 - 前記複数のメモリ・セル・アレイの前記複数の部分（１２，１３，１４，１５）が、４つの象限を形成することを特徴とする請求項１記載のＤＲＡＭ。
- 前記局所デコード手段が複数の局所デコード回路より成り、１対の局所デコード回路が、所定のメモリ・セル・アレイの中の複数のメモリ・セルより成る複数の行に、インターリーブ方式で交互に結合されることを特徴とする請求項１記載のＤＲＡＭ。
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