JPS60182174A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は絶縁ゲート型電界効果トランジスタ構造の不揮
発性半導体メモリセル金剛いた不揮発性半導体メモリに
関する。

〔従来技術〕

近年の不揮発性半導体メモリの発展には目ざましいもの
があり１種々の製品が考案・発表されている。しかし、
それらの中で特にスタックドゲート型ＭＯ８）ランジス
タ構造を利用した紫外線消去型不揮発性半導体メモリ（
以下、ＥＦＲＯＭという。）は、その製造方法の容易さ
やデータ保持　′等の信頼性の高さから広く普及してい
る。しかも。

その記憶容量はトランジスタ寸法の縮少により大容量化
が非常に進んでいる。

しかし、トランジスタ寸法の縮少や高能力化に伴ないソ
ース−ドレイン間耐圧やドレインアバランシェ耐圧の減
少が問題になりだしている。このため、プログラミング
電圧の設定にも制限が加えられ、低電圧によるメモリセ
ルプログラミングの要請が大きくなってきている。

ところが、従来のＥＦＲＯＭにおけるメモリセルは、プ
ログラミング時も読み出し時もメモリセルは、同一方向
に電流を流す動作モードであった。つまり、制御ゲート
電極及び常に同一のドレインに電圧が印加され、チャネ
ル電流全流すモードである。プログラミングはドレイン
近傍の電界により加速されたエレクトロンが、ホットエ
レクトロンとなり浮遊ゲート電極に注入されて行なわれ
る。この現象はホットエレクトロン注入現象あるいはチ
ャネル注入現象としてよく知られている。

ところが、読出し時もメモリセルは同一モードで動作す
るため、読出し時の各印加電圧はプログラミング時に比
べ下げる必要がある。

しかし、メモリセルを低電圧プログラミング用に設計し
た場合、読出し時の動作電圧との差が小さくなり繰返し
読出し時にも次第にホットエレクトロン注入が起こって
しまう。この現象はすてにＥＰＲＯＭのソフトライト現
象としてよく知られている。このソフトライト現象は通
常の読出し電圧に対してだけで４く、瞬間的に発生する
サージ電圧などに対しても考慮されなければいけない。

従って、この現象は長期間使用時の保持データの変化な
どの信頼性上の重要問題を引き起こす。

また、この問題は低プログラミング電圧を有するメモリ
セルデバイス構造の設計製造においても自由度を奪って
しまう。次に、この問題を従来のＥＦＲＯＭを例にとっ
て具体的に説明する。

第１図は従来のＥＦＲＯＭのメモリセルの一例の要部を
示す断面図である。１は一導電型の半導体基ｉ、２．３
はソース、ドレイン領域を形成する不純物拡散層からな
る反対等型の領域４はブ四ゲート絶縁膜、６は浮遊ゲー
ト電極で他の部分と電気的な導電を持たない。７は第２
のゲート絶縁膜、８は制御ゲート電ｌｆＬ、９，１０は
ノーヌ、ドレイン電極となる領域２，３の電極、１１は
フィールド絶縁膜である。この従来のメモリーセル構造
ではソース、ドレイン領域の拡散ｍｈ浮遊ゲート電極に
セルファラインに形成されソース、ドレインが同一形状
を有する構造が一般的である。

第２図は、第１図のメモリセルから構成した従来のＥＦ
ＲＯＭの要部を示す回路図である。メモリセルＱ、、Ｑ
２の制御ゲート電極は接続されてアドレス線Ｘ、ｅ、メ
モリセルＱ８１Ｑ４の制御ゲート電極は接続されてアド
レス線Ｘｆ＋１を構成し、メモリセルＱ、　、　Ｑ、の
ドレインは接続されてビット線Ｂｉ　ｅ、メモリセルＱ
ｚ、Ｑａのドレインは接続゛さレテヒット線Ｂ出を構成
し、ＭＯＳ　トランジスタからなるトランスフアゲ−ト
リ６〜Ｑ、ｔ″介して電源ｖ２．とセンスアンプ８Ａに
接続される。Ｙ、Ｙ、ヨはビット線選択信号線でトラン
スファゲートＱ５＋Ｑ６　のゲート接続され、メモリセ
ルＱ１〜Ｑ４のソースはそれぞれ接地電位又は固定低電
位に。

トランスファゲートＱ７　、Ｑｓのゲートはそれぞれ制
御信号Ａ、Ｂｒｃ接続される。

第２図に示すように、従来のメモリセルアレイでは、そ
の構成単位のメモリセルは、同一形状の不純物拡散層を
用い、読出し時プログラミング時とも同一の不純物拡散
層がドレイン領域と、他の一方がソース領域として動作
していた。ところがこのメモリセルアレイで低電圧プロ
グラミングが可能なＥＦＲＯＭ’を構成した場合、上記
のソフトライト現象が問題になってくる。

第３図は第２図に示す従来のメモリセルアレイでのプロ
グラミング時、読出し時におけるメモリセルのしきい値
電圧ＶＴ　の読出し及びプログラミング時間に対する変
化量ΔｖＴを示す特性図である。

図において曲線ａはプログラミング時１曲線すは読出し
時を示す。メモリセルは低電圧で十分速くプログラミン
グが行なわれるように設計されている。従ってソフトラ
イト現象が起こり長時間の繰返し読出し時に、メモリセ
ルのしきい値電圧の増加が起こり出している。このため
、１０５〜１０１ｅｃ程度の読出し時間でメモリセルの
しきい値電圧は、センス回路の１１“、′０“判定しき
い値電圧Ｖつを越え、保持データの反転が起きてしまう
。

このような現象を避けるためには、読出し電圧も、プロ
グラム電圧の低下に応じて低く設定する必要がある。し
かし、このようにすると読出し時に流せるオン電流の低
下を引き起こし、センス回路の能力及び設計に負担がか
かることになる。

以上、説明したとおり、従来の不揮発性半導体メモリに
は、ソフトライト現象に基づく種々の問題点がある。

〔発明の目的〕

本発明の目的は、上記の問題点を解消することにより、
低プログラミング電圧でかつプログラミング効率を劣化
させることない、高信頼性の不揮発性半導体メモリを提
供することにある。

〔発明の構成〕

本発明の不揮発性半導体メモリは、−導電型の半導体基
板の一生面上に形成された反対導電型の第１及び第２の
領域と浮遊ゲート電極と制御ゲート電極とを有し前記第
１の領域と前記半導体基板間に形成される第１の空乏層
電界の強さが前記第２の領域と前記半導体基板間に形成
される第２の空乏層電界の強さよりも強くなるように前
記第１及び第２の領域が構成されてなる不揮発性半導体
メモリセルを、前記制御ゲート電極が接続されてアドレ
ス線を前記第１の領域が接続されてビット線を前記第２
の領域が接続されて第１の電源供給端子を構成するよう
にしたメモリセルマトリックスとプログラミング時には
前記第１の領域をドレイン領域前記第２の領域をソース
領域とし読出し時＃Ｃは前記第１の領域をソース領域前
記第２の領域をドレイン領域として動作させる駆動手段
とを含むことから構成される。

〔実施例〕

以下１本発明の実施例について図面を参照して説明する
。

第４図は本発明の一実施例の要部を示す回路図。

第５図はそれに用いられたメモリセルの要部を示す断面
図である。

本実施例は、−導電型の半導体基板２１の一生面上に形
成された反対導電型の第１及び第２の領域２２及び２３
と浮遊ゲート電極２６と制御ゲート電極２８とを有し第
１の領域２２と半導体基板２１間に形成される第１の空
乏層電界の強さが第２の領域２３と半導体基板２１間に
形成される第２の空乏層電界の強さよりも強くなるよう
に前記第１及び第２の領域２２及び２３が構成されてな
るメモリセルＱ１□〜Ｑ１４　全、制御ゲート電極２６
が接続されてアドレス線Ｘ、　ｌ　Ｘｓ−＋−ｉを第１
の領域２２がその電極２９を介して接続されてビットラ
インＢＩ、Ｂｌ＋１全第２の領域２３がその電極３ｏを
介して接続されて第１の電源供給端子３２Ｔｈ構成する
ようにしたメモリセルマトリックスと、プログラミング
時には第１の領域２２ｆｔドレイン領域第２の領域２３
をソース領域とし読出し時にＦｉ第１の領域２２をソー
ス領域第２の領域２３全ドレイン領域として動作させる
駆動手段してのトランスファゲートＱ１．を介して接続
された高電圧電源■、、とトランファゲートＱ、を介し
て接続された低電圧電源ｖｓｓと各ピット線Ｂｉ、Ｂｌ
＋１　に共通してトランス７アゲートＱ１７を介して接
続された低電圧電源焉とこれら各トランスファゲートへ
の制御信号Ｃ，、５，、Ｆｙ　とを含むことから構成さ
れる。

なお、Ｑ１５−Ｑ□６１Ｑ１８はトランファゲート、Ｓ
Ａはセンスアンプである。

次に、本実施例の動作について曲間する。

まず始めに本実施例で用いた第５図に示す不揮発性半導
体メモリセルについて説明する。このメモリセルは本発
明者が上記の不揮発性半導体メモリセルにおけるソフト
ライト現象を除去するためにすでに提案しであるもので
ある。その要旨とするところは、ソース領域又はドレイ
ン領域となる半導体基板とは反対導電型の第１．第２の
領域における基板との間に形成される空乏Ｗ＃Ｎ界の強
さを、第１の領域（又は第２の領域）のそれは第２の領
域（又は第１の領域）のそれよりも強くなるように構成
したものである。そしてプログラミング時には空乏層電
界の弱い第２の領域（又は第１の領域）をドレイン領域
、読出し時においては反対に空乏層の強い第１の領域（
又は第２の領域）をドレイン領域として使用することに
より、プログラミング時におけドレイン電界を緩和して
ソフトライト現象の発生を防止するものである。

第５図に例示したメモリセルにおいては、第２の領域２
３が、浮遊ゲート電極２６とオフセットに形成された高
不純物濃度拡散領域２３ａと低電−度不純物拡散領域２
３ｂとから構成されるので。

印加電圧は半導体基板２１と低濃度不純物拡散領域２３
ｂ内に分割されるためその空乏層電界（ドレイン電界）
は極度に緩和される。

第４図において、電極２９は読出し時のドレイン電極か
つプログラミング時のソース電極、電極３０は読出し時
のソース電極かつプログラミング時のドレイン電極とな
る。従って、このメモリセルアレイでは、プログラミン
グ時と読出し時のチャネル電流方向が異なる。第２の領
域２３はオフセットゲート構造などにより弱められたド
レイン電界が、また第１の領域２２け浅接合構造などに
ってもソフトライト現象は緩和され、逆にプログラミン
グは強められる。このように本発明のメモリセルアレイ
は、このチャネル電流方向による電子注入効率の非対称
性を利用し、チャネル電流方向では低電圧電子注入を、
他のチャネル電流方向では電子注入抑制を同時に可能に
している。

この回路において、メモリセルＱ１□を選択してプログ
ラミングを行なう場合は以下の動作モードになる。すな
わち、制御信号ＥＫは高電圧信号が制御信号Ｆには低電
圧信号が与えられ、すべてのメモリセルの電極３０は高
電位が与えられる。アドレス線はメモリセルＱｌｌ”選
択するべくアドレス線Ｘｉのみに高電圧が印加される。

アドレス線Ｘ、＋１　に接続されているメモリセルＱ、
、、Ｑ□４のゲート電圧は低いためソース側が低電位で
あっても開放電位であっても電子は注入されない。ビッ
ト線はメモリセルＱ□□を選択すべくビット線選択信号
線Ｙ、にのみ電圧が印加され、その他は低電位である。

従って、ビット線Ｘ、に接続されたメモリセルＱ□□以
外のメモリセルはすべてそのソース電極はオープン電位
となＶ％チャネル電流は流れずチャネル注入は起こらな
い。メモリセルＱ□１のソース電位は制御信号Ｃに高電
圧信号が与えられることにより、２段のトランスファー
ゲートＱ□５ｒ９□７を通して低電圧電源Ｖ８Ｖｃ接続
される。この電圧は接地電位であっても装置内で発生さ
れる固定低電圧であってもよい。このとき、センスアン
プＳＡは制御信号りとして低電圧信号が印加されること
で各ビット線から切り離されるのが望ましい。この状態
において、メモリセルＱ１□のみを通ってチャネル電流
が電源Ｖ□から流れ、メモリセルＱ１□がプログラムさ
れる。

逆に読出し時の回路動作をメモリセルＱ□４を選択した
場合を例にとって説明する。読出し時には制御信号Ｃ，
ＥＫは低電圧信号が印加され、各ピット、ＦインＢＩＪ
Ｉ＋１　及びすべてのメモリセルＱ□１〜Ｑ工、の電極
３０は電源Ｖ８及び電源■、ｐからそれぞれ切り離され
る。そして制御信号り、Ｆとして高電圧信号を印加し、
ビット線をセンスアンプＳＡへ、電極３０を電源ｖ８８
に接続する。この電源ｖｆ３ｓは従来例と同じく接地電
位にするのがセンス速度の点から有利である。メモリ七
ルＱ工、を選択した場合には、ビット線選択信号線Ｙ、
＋□、ビット線Ｘ、＋Ｉ　Ｋのみ雷１圧が印加され、セ
ンスアンプ重色からビット線に電荷が供給される。メモ
リセルＱ１４のオン、オフ状態により、ビット線電位は
高電位及び低電位の間をスイングするから、この電位を
検知すればメモリセルＱ□４の情報を読出すことができ
る。

メモリセルＱ１４がオン状態の場合、ビット線の電荷は
メモリセルＱ□４を通って放電される。従ってその放電
速度はメモリＱ□４のコンダクタンスに依存している。

アドレス線やセンスアンプ読出シ用電源の電圧が大きい
ほどメモリセルＱ□４のコンダクタンスはよくなる。本
実施例の場合読出し時のソフトライト現象が緩和されて
いることから。

上記電圧は共に犬なる値を設定することが可能で高いコ
ンダクタンスが得られる。このように１本実施例によれ
ば、低電圧プログラミング、ソフトライト現象抑制効果
だけでなく高速読出しの効果も得られる。

第６図は第４図のメモリセルアレイを第５図に示すメモ
リセルで構成したときのプログラミング時及び読出し時
におけるメモリセルのしきい値電圧ｖＴの時間豹変動索
ｌｖＴケ示す図でめる。図で曲線ａ′はプログラミング
時、曲線ｂ′は脱出し時を示す。バイアス条件は第３図
で示した従来例と同一である。プログラミング時のしき
い値電圧の変化特性は第３図に示すものと同一であるも
のの、胱出し時のしきい値電圧変動は全くない。従って
、長期間繰返し読出し及びサージ電圧等によるソフトラ
イト現象は問題にならず信頼性は高い。

なお以上の説明において、メモリマトリックスはメモリ
セルを４個としたが、これは一般にＭ（”ｆｆｌｘＮｅ
ｉｌＪ個についても適用されることは言うまでもない。

又、メモリセルも第５図に示したものに限定されず、上
記の構造を有する他のものにも同様に適用される。

〔発明の効呆〕

以上、詳細説明したとおり、本発明によれば。

率を劣化させることない高信頼性の不揮発性半導体メモ
リが得られる。

【図面の簡単な説明】

第１図は従来のＥＦＲＯＭのメモリセルの一例の要部を
示す断面図、第２図は第１図のメモリセルから構成した
従来のＥＦＲＯＭの要部を示す回路図、第３図はそのメ
モリセルのしきい値電圧の時間的変化を示す特性図、第
４図は本発明の一実施例の要部を示す回路図、第５図は
それに用いられたメモリセルの要部を示す断面図、第６
図は第４図のメモリセルのしきい値電圧の時間的変化を
示す特性図である。 １・・・・・・半導体基板、２，３・・・・・・反対導
電型の領域、４・・・・−・チャネルドーピング不純物
領域、５・・・・・・第１のゲート絶縁膜、６・・・・
−・浮遊ゲート電極。 ７・・・・・・第２のゲート絶縁膜、８・・−・・・制
御ゲート電極％９，１０・・・・・・電極、１１・・・
・・・フィールド絶縁膜、２１・・・・・・半導体基板
、２２・・・・・・反対導電型の第１の領域、２３１２
３Ｂ、２３ｂ・・・・・・反対導電型の第２の領域、２
４・・・・・・チャネルドーピング不純物領域、２５・
・・・・・第１のゲート絶縁膜、２６・・・・・・浮遊
ゲート電極、２７・・・・・・第２のゲート絶縁膜。 ２８・・・・・・制御ゲート電極、２９．３０・・団・
電極、３１・・・・・・フィールド絶縁膜、Ａ−Ｆ・・
・・・・制御信号。 ・　Ｂｌ　ｌ　ＢＩ＋１　・・・・・・ビット線ｔＱ１
〜Ｑ４．Ｑ□１〜Ｑユ。 ・・・・・・メモリセル、Ｑ、〜Ｑ、、Ｑ□６〜Ｑ２０
・・・・・・トランスファゲート、ＳＡ・・・・・・セ
ンスアンプＳＶ　。 ■ｓ８．ｖｓ・・・・・・電源％Ｘ、、Ｘ、＋１・・・
・・・アドレス線、　Ｙ、　、　Ｙ、＋１・・・・・・
ビット線選択信号線。 黛１旧 βし　Ｂ＝ｔ／ 茅２回 ｔ　（ｓｅＣ） 隼３０ ／６’　１ｌ）−’　１０−２１に’　／ρａｌθ′／
ρＺ　、ａ　３　、〆ｔρ１　、ａｔｔ（ｓｅｃ） ’ｆｉ　回 手続補正書輸発） 特許庁長官　殿 １、事件の表示　昭和５９年特　許　願第３６５０４号
２、発明の名称　不揮発性半導体メモリ３、補正をする
者 事件との関係　出　願　人 東京都港区芝五丁目３３番１号 （４２３）　日本電気株式会社 代表者　関本忠弘 ４、代理人 １′。 電話　東京（０３）４５６−３１１１（大代表）（連絡
先　［１本電気株式会社特許部）５、補正の対象　明細
書の特許請求の範囲の欄および発明の詳細な説明の楠な
らびに図４面 ６　補正の内容 （１）明細書の特許請求の範囲の記載を別紙のとおりに
訂正いたします。 （２）　明細書第８頁、６行目の記載「第１の領域」を
「第２の領域」と訂正いたします。 （３）明細書第８頁、７行目の記載「第２の領域」を１
第１の領域」と訂正いたします。 （４）明細書第８頁、２００行目記載「−導電型の」を
「−導電型たとえばヤ型の」と訂正いだします。 （５）明細書第９頁、１行目の記載「反対導電型の」を
１反対導電型たとえばＮ型の」と訂正いたします。 （６）明細書第９頁、６行目の記載「強くなるように前
記」を下記のように訂正いたし呼す。 「強くなるように、すなわち第１および第２の領域にそ
れぞれ半導体基板に対して逆方向の同一レベルの電圧を
印加したときに１第１の空乏層電界が第２の空乏層電界
の強さより大となるように前記」 （７）明細書第９頁、８行目乃至１２２行目記載「制御
ゲート電極・・・・・・３２を購成す」を下記のとおり
に訂正いたします。 「制御ゲート電極２８がアドレス線ＸＩ、ＸＩ千１に接
続され、第２の領域２３がその電極３０を介してビット
ラインＢｌ　＋　Ｂｌ＋１に接続され、第１の領域２２
がその電極２９を介して第１の電源供給端子３２に接続
されて構成す」 （８）明細書第９頁、１６６行目記載「ソース領域第２
の」を「ソース領域、第２の」と訂正いだします。 （９）明細書第１０員、１７７行目至第１１頁、３行目
の記載「そして・・・・・・防止するものである。」を
下記のとおりに訂正いたします。 「そしてプログラミング時には空乏層電界の強い第１の
領域をドレインとしここに正の高い電圧（たとえば６ｖ
）を印加し、一方読出し時においては反対に空乏層の電
界の弱い第２の領域をドレインとしここに正の電圧（た
とえば２，５Ｖ）をセンスアンプからビットラインを通
して印加して使用することにより前記繰返し読出し時に
おけるソフトライト現象の発生を防止する。」ｅｌｌ　
明細書第１１頁、１１行目ノ記載「２９」を「３０」と
訂正いたします。 ａυ　明細書第１１頁、１３３行目記載「３０」を「２
９」と訂正いたします。 Ｑ２　明細書第１２頁、１１１行目記載「３０」を「２
９」と訂正いたします。 （１３）　明細書第１３頁、１７７行目記載「３０」を
１３０及び２９」と訂正いだします。 ａ４　明細書第１３頁、１９９行目記載「して」を「に
」に訂正いたします。 （國　明細書第１３頁、２００行目記載「３０」を「２
９」と訂正いたします。 （１６１第４図を添付図（第４図）のとおりに訂正いた
します。 ７、添付書類 別紙（訂正後の特許請求の範囲）　１通添付図面（第４
図）　１通 則　紙 訂正後の特許請求の４ｔＩΣ囲 ［−導電型の半Ｈ４体基板の一主面に設けられた反対導
車型の第１及び第２の領域と、該第１及び第２の領域間
のチャンネル領域上に浮遊ゲート電極および制御ゲート
１極とを具備した不揮発性半導体メモリセルをマトリッ
クス状に配列した不揮発性半導体メモリにおいて、前記
第１の領域はその空乏層電界の強さが前記第２の領域の
空乏層電界の強さよりも強くなるような構成をなし、か
つ情報をプログラミングする時と情報を読み出す時とは
チャネル電流の方向がたがいに逆となる手段を具備した
ことを特徴とする不揮発性半導体メモリ。Ｊ采４図

Claims (1)

【特許請求の範囲】
1. 一導電型の半導体基板の一生面上に形成された反対導電
   型の第１及び第２の領域と浮遊ゲート電極と制御ゲート
   電極とを有し前記第１の領域と前記半導体基板間に形成
   される第１の空乏層電界の強さが前記第２の領域と前記
   半導体基板間に形成される第２の空乏層電界の強さより
   も強くなるように前記第１及び第２の領域が構成されて
   なる不揮発性半導体メモリセルを、前記制御ゲート電極
   が接続されてアドレス線を前記第１の領域が接続されて
   ビット線を前記第２の領域が接続されて第１の電源供給
   端子を構成するようにしたメモリセルマトリックスと、
   プログラミング時に社前記第１の領域をドレイン領域前
   記第２の領域をソース領域とし読出し時には前記第１の
   領域をソース領域前記第２の領域をドレ、イン領域とし
   て動作させる駆動手段とを含むことを特徴とする不揮発
   性半導体メモリ。