JPH08227943A - 高速度・高密度ｓｒａｍセル - Google Patents

高速度・高密度ｓｒａｍセル

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JPH08227943A
JPH08227943A JP7271660A JP27166095A JPH08227943A JP H08227943 A JPH08227943 A JP H08227943A JP 7271660 A JP7271660 A JP 7271660A JP 27166095 A JP27166095 A JP 27166095A JP H08227943 A JPH08227943 A JP H08227943A
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JP
Japan
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transistor
cell
source
drain
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JP7271660A
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Kuo-Hua Lee
リー クオ−フア
Chun-Ting Liu
リウ チュン−ティン
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AT&T Corp
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】 本発明は、スタティックランダムアクセスメ
モリ（ＳＲＡＭ）の基本セルの回路構成に関する。 【構成】 高密度メモリの６−トランジスタＳＲＡＭ
は、２つの薄膜ｎチャンネル負荷トランジスタおよび４
つの従来型のＰチャンネルプルダウンおよびアクセスト
ランジスタを含む。半導体チップにおいて具現化される
ように、このセルは、従来技術の既知のトランジスタセ
ルよりも簡潔であり、ナトリウムイオンおよびホット−
キャリヤエイジングの有害な効果から相対的に免れ得る
ものである。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】本発明は、メモリ回路、特にスタティッ
クランダムアクセスメモリ（ＳＲＡＭ）の基本セルの回
路構成に関する。広く用いられている従来のＳＲＡＭの
基本セルは、結晶シリコン基板に形成された４つの標準
的ｎチャンネル金属−酸化物−半導体（ＭＯＳ）トラン
ジスタを含む６つのトランジスタから構成されている。
各セル内のこれらｎチャンネルユニットのうちの２つは
アクセストランジスタとして機能し、他の２つのｎチャ
ンネルユニットはいわゆるプルダウントランジスタとし
て動作するものである。この点はこの分野においては周
知である。（例えば、Ｈ．Ｊ．Ｍ．Veeindrich著ＭＯＳ
ＩＣｓ、ＶＣＨ Publishers Inc., New York, １９９２
年の第３１０頁ないし第３１１頁に記載のセルを参照の
こと。）
【０００２】上記標準的な６−トランジスタのＳＲＡＭ
は、さらに各々がＰチャンネルトランジスタから成る２
つの負荷デバイスを含んでいる。このようなセルの高密
度バージョンにおいては、Ｐチャンネルデバイスは典型
的には上述したｎチャンネルトランジスタの頂部上にポ
リシリコンにて形成された薄膜トランジスタ（ＴＦ
ＴS ）から成る。ＰチャンネルＴＦＴS を含むセルは当
該分野においては周知である。このようなＴＦＴS の各
々は反対の伝導形の関連するプルダウントランジスタに
接続されインバータを形成する。またこのインバータは
標準的な方法で相互に接続されフリップ−フロップを形
成する。書き込み動作の間は、アクセストランジスタを
介して相互接続されたインバータに電気信号を印加する
ことによりフリップ−フロップに格納された状態の条件
が変化させられる。読み出し動作の間は、アクセストラ
ンジスタが活性化されフリップ−フロップの格納された
内容が検出される。
【０００３】高速度動作を確保するためには、このよう
な６−トランジスタＳＲＡＭセルのアクセスおよびプル
ダウントランジスタは不変的にｎチャンネルであるよう
設計されてきた。これまでは、上記基本的タイプのすべ
ての既知のＳＲＡＭセルは、２つのＰチャンネルＴＦＴ
S と４つの従来型のｎチャンネルデバイスとから成る６
つのトランジスタを含んでいた。
【０００４】このような基本セルの生来的に漏れ易いＰ
チャンネルＴＦＴS において十分に高いオン／オフ電流
比を達成するためには、実際問題として特殊な処置の力
を借りる必要があることがわかった。こうして、例え
ば、Ｐチャンネルユニットは典型的には軽くドープされ
たドレイン（ＬＤＤ）構造として製作されている。ＳＲ
ＡＭセルのＴＦＴに応用されたような典型的なＬＤＤ構
造に関する記載については、Ｃ．Liu ら著の“自己配列
ＬＤＤ構造を用いる１６ＭビットＳＲＡＭアプリケーシ
ョンのための高信頼性および高性能０．３５μm ゲート
−インバーティッドＴＦＴS ”ＩＥＤＭ９２、８２３−
８２６頁を参照のこと。上記タイプの従来のＳＲＡＭ構
造に存在する別の問題は、ナトリウムイオンの存在より
生じる。注意深く制御された製造プロセスにおいてでさ
えも、半導体分野においては周知なように、いくらかの
ナトリウムイオンは構造上不可避的に端を反らせプロセ
スの生産物に有害な影響を与える。このようなイオンの
存在は、構造上過剰の電気的漏れを生じさせ、そのため
セルの性能を劣化させる。ナトリウムイオンにより生じ
る漏れに起因する劣化はとりわけ基本的な６−トランジ
スタセルの従来型のｎチャンネルトランジスタにおいて
きびしいものとなる。
【０００５】さらに、上述したタイプの従来のＳＲＡＭ
においては、ｎチャンネルアクセスおよびプルダウント
ランジスタ構造は典型的には、一般にホット−キャリヤ
エイジングと呼ばれるものにより害される。これは、ｎ
タイプＭＯＳトランジスタ構造においていくらかの高運
動エネルギキャリヤ（電子）が構造のゲート酸化物中に
浸透し得るという事実から生じる。（このような浸透の
可能性はトランジスタのチャンネル長が減少する程増加
する。）また、このような浸透は受けいれがたい仕方で
トランジスタのスレッショルド電圧をシストでき、デバ
イスに有害な漏れを引きおこす。やがて、ホット−キャ
リヤ−エイジング現象によりＳＲＡＭの性能は特定の制
限外に落ち、これによりＳＲＡＭをその意図された機能
とは不相応なものにする。
【０００６】こうして、より簡潔で、かつ上述したナト
リウムイオンおよびホット−キャリヤ−エイジング現象
にほとんど影響されないＳＲＡＭセル設計に対する必要
性が存在することが認識された。このようなセル設計
は、もし利用できるならばＳＲＡＭの生産性を改善し、
かつその価格を低下させることができ、同時にそのよう
なメモリの寿命および動作上の信頼性が改善されること
は明白である。
【０００７】
【発明の要旨】本発明の原理に従えば、ＳＲＡＭセルは
２つのｎチャンネルＴＦＴS および４つの従来型のトラ
ンジスタを含む。各ｎチャンネルＴＦＴは関連するＰチ
ャンネルトランジスタと直列に接続されインバータを形
成する。各インバータは２つの直列接続されたトランジ
スタの間のノードを含んでいる。各インバータのトラン
ジスタのデート電極は一緒に他のインバータのノード点
に接続される。次に、ノード点はそれぞれ関連するｎチ
ャンネルアクセストランジスタを介して相補ビットライ
ンに接続される。アクセストランジスタのゲート電極は
一緒に付勢ライン（イネーブルライン）に接続される。
本発明の上述および他の特徴ならびにそれらの作用効果
の完全な理解は、図１で参照しつつ以下の詳細な説明を
読むことによりなされ得る。
【０００８】
【詳細な説明】図１に示されるＳＲＡＭは、２進ディジ
ット（“１”又は“０”）を記憶し得るものである。多
くのこのようなセルは、当該技術分野においては周知の
ように、相互に接続され、関連する周辺回路と結合され
てメモリユニット全体を形成する。図１に示される例示
としてのセルは、参照番号１０及び１２により指定され
る２つのｎチャンネルＭＯＳトランジスタと４つのＰチ
ャンネルＭＯＳトランジスタ４ないし１７から成る。本
発明に従えば、トランジスタ１０及び１２は、従来型の
ＴＦＴデバイスを構成し、描写された構成における負荷
素子として機能する。実際には、ＴＦＴデバイスは、ト
ランジスタ１４ないし１７が形成される結晶シリコン基
板の上にあるポリシリコン（又とアモルファスシリコン
でもよい）に形成される。
【０００９】図１に表わされているＳＲＡＭセルのトラ
ンジスタ１４及び１５は、従来型のＰチャンネルトラン
ジスタであり、いわゆるプルダウンデバイスとして機能
する。直列に接続された負荷デバイス１０とその関連す
るプルダウントランジスタはインバータを構成し、同様
に対応する直列接続されたトランジスタ１２と１５もイ
ンバータを構成する。これらインバータの各々は、図に
おいてＶSS及びＶDDとそれぞれ称される電源ライン１８
および２０の間に接続される。特別の例示において、Ｖ
DDは＋３．３あるいは＋５．０ボルトのような低い正の
直流電圧から成り、またＶSSはアースのような基準から
成る。
【００１０】図１に示される図解表示は、直列接続され
たデバイス１０および１４の間のノード点２２および直
列接続されたデバイス１２および１５の間の第２のノー
ド点２４を含む。デバイス１２および１５のゲード電極
は一緒にノード点２２に電気的に接続されている。同様
にデバイス１０および１４のゲート電極は一緒にノード
点２４に接続されている。このようにして、着目される
インバータは標準的な方式で相互に接続されてフリップ
−フロップを形成する。
【００１１】従来型のＰチャンネルデバイス１６および
１７は、いわゆるアクセストランジスタを構成する。デ
バイス１６はノード点２２とビットライン２６の間に接
続され、一方デバイス１７はノード点２４と増補ビット
ライン２８の間に接続される。さらに、デバイス１６お
よび１７のゲート電極は一緒に付勢（又はワード）ライ
ン３０に接続される。
【００１２】実例として、ｎチャンネルＴＦＴデバイス
１０および１２は互いに実質的に同一になるよう製作さ
れている。加えて、Ｐチャンネルデバイス１４ないし１
７もまた互いに実質的に同一になによう作られている。
例として、標準ＴＦＴデバイス１０および１２の各々は
約０．５μm の幅および近似的に０．８μm の電気的ゲ
ート長を有するよう設計される。この実例では、従来型
のデバイス１４ないし１７の各々は、例えば約０．５な
いし１．０μm の幅および近似的に０．５μmの電気的
ゲート長を有するように設計されている。このサイズの
既知のトランジスタ構造を利用することによって、極め
て小さいセル寸法を達成できる。実際、およそ４メガビ
ットのメモリ容量をもつＳＲＡＭメモリ全体は、これに
より約０．６cm×２．４cmにすぎない寸法を有する半導
体チップを実現することができる。
【００１３】図１に示されるＳＲＡＭセルの動作モード
を理解するために、例えば、アクセストランジスタ１６
および１７は静的にオフ又は非導通であり、かつ０およ
び５ボルトの（蓄積された電荷に因る）電圧がそれぞれ
ノード点２２および２４に存在するものと仮定する。実
例として、この条件は“１”信号を記憶するセルを表わ
している。
【００１４】図１に表わされたセルに記憶された上述の
“１”の状態を読み出すために、イネーブル、即ち０ボ
ルト信号がワードライン３０に印加される。これはアク
セストランジスタ１６および１７を活性化させ（導通さ
せ）、これによりノード点２２および２４をそれぞれビ
ットライン２６および２８に接続する。次に、ライン２
６および２８に接続された（図には示されていない）従
来型の増幅器がノード点２２とノード点２４の間の電圧
差を検知し、こうしてセルに記憶された信号の２進値を
決定する。
【００１５】書き込み動作中は、０ボルト付勢（イネー
ブル）信号がワードライン３０に印加される。前と同様
これはアクセストランジスタ１６および１７を付勢す
る。次に、例えば、セルに記憶されている上で仮定した
“１”信号を“０”値に変化させるため５ボルト信号が
ビットライン２６に印加され、そして０ボルト信号が相
補ビットライン２８に印加される。これは、右側負荷Ｔ
ＦＴデバイス１２を導通させ、そして左側負荷ＴＦＴデ
バイス１０を非導通にさせる。ついで、これは左側ノー
ド点２２を＋５ボルトに充電させ、右側ノード点２４を
０ボルトに充電させる。この記憶された充電状態は、セ
ルに記憶された“０”信号を表示するものである。
【００１６】高密度サブ−ミクロンＳＲＡＭ設計へのす
う勢が続くにつれ、このようなメモリの動作速度はもは
やプルダウンおよびアクセストランジスタの速度によっ
ては主として支配されない、あるいは決定づけられない
ということがわかった。その代りに、メモリの動作速度
は、メモリセルと関連づけられる周辺回路の速度によ
り、同じくメモリレイアウトに含まれる金属線により導
入されるＲＣ時間遅延により大幅に制限されることがわ
かった。さらに、短チャンネルトランジスタにおいてＰ
チャンネルデバスイを上まわるｎチャンネルデバスイの
速度上の利点は少なくなっている。これらの理由で、こ
こに記載される６−トランジスタＳＲＡＭセルのプルダ
ウンおよびアクセスユニットとしてｎチャンネルトラン
ジスタよりもむしろＰチャンネルトランジスタを利用す
るため標準的なセル設計を変更する可能性を考慮するこ
とが初めて決定された。
【００１７】一旦、従来型の６−トランジスタＳＲＡＭ
セルのｎチャンネルトランジスタをＰチャンネルデバス
イで置換するよう判断がなされると、有意な実用上の利
点が新しい設計に生じることが発見された。同時に、新
しいセルを含んだメモリシステムの動作速度は従来のセ
ルから構成されるシステムの動作速度におおよそ匹敵す
ることが算定された。
【００１８】まず第１に、６−トランジスタＳＲＡＭセ
ルにおける負荷として使用されるｎチャンネルＴＦＴデ
バイスが、ｎチャンネルトランジスタをＬＤＤタイプの
デバイスとして製作する必要性なしに十分な低オフ電流
および十分な高オン／オフ電流比を示すことから発見さ
れた。実用上、より簡単でより低価格の（比較的一定の
深さのソースおよびドレイン領域をもった）非ＬＤＤデ
バイスは、約１０7 の優れたオン／オフ電流比を示すこ
とがわかった。その上、このようなｎチャンネルＴＦＴ
におけるＩONは、ＰチャンネルＴＦＴS について報告さ
れた最高ＩONの少なくとも１０倍高いことが算定され
た。結果として、従来の６−トランジスタセルに対して
前述したセルのより高い集積密度および改善された動作
安定性が容易となった。とりわけ、雑音または輻射によ
って引き起こされるソフト誤りの生起に対する回路の耐
性が強化された。
【００１９】図１に示されるタイプの６−トランジスタ
ＳＲＡＭセルの別の有意な利点は、半導体チップ構造に
おける正のナトリウムイオンの存在に対するその相対的
な耐性である。このようなイオンは、基板に形成された
従来型のＭＯＳデバイスの電気特性（漏れおよびしきい
値電圧）に主として影響を与える。上にあるＴＦＴSに
対するこれらイオンの影響は比較的小さい。このよう
に、本発明に従ってチップ基板に形成されたすべてのセ
ルトランジスタはＰチャンネルユニットであるため、構
造に存在するいずれの正ナトリウムイオンもそれらトラ
ンジスタの電気的な動作にはほとんど影響を与えず、あ
る場合にはこれらＰチャンネルユニット間の絶縁特性を
実際に強化する。ナトリウムイオンの存在下におけるＰ
チャンネルデバイスのこの特性は当該技術分野において
周知である。したがって、本発明の原理に従って製作さ
れる６−トランジスタセルの電気特性は、従来の対応す
るセルよりもナトリウムイオンの存在により影響を受け
にくい。
【００２０】加うるに、従来のＳＲＡＭセルのトランジ
スタにおける高運動エネルギ電子から生じるホット−キ
ャリヤエイジングとして知られる問題は、図１に示され
る本発明の設計においては実際上存在しない。ｎチャン
ネルＭＯＳデバイス（そして、典型的にはチャンネル長
が短かくなるほどよりきびしいものとなる）に影響を与
えるこの現象は、Ｐチャンネルプルダウンおよびアクセ
ストランジスタ１４ないし１７には存在しない。そし
て、ｎチャンネルＴＦＴ負荷デバイス１０および１２
は、電子移動度が結晶シリコンよりもより小さいオーダ
ーの大きさであるポリシリコンにおいて（あるいは、ア
モルファスシリコンにおいてすら）製作されるため、Ｔ
ＦＴユニットに対する高運動エネルギ損傷の確率は極め
て低い。結果として、図１に示される特定の例示として
のＳＲＡＭを含む高密度メモリの長期間安定性および信
頼性は、従来の６−トランジスタセルで製作されるメモ
リに対して有意に強化される。
【００２１】総じて、本発明の原理に従って製作される
６−トランジスタＳＲＡＭセルは、単純性（負荷ＴＦＴ
がＬＤＤデバイスである必要はない）、良好な電気特性
（強化された絶縁特性による低漏れ）および良好な長期
間安定性および信頼性（最小のホット−キャリヤエイジ
ングによる）によって特徴づけられる。このようなセル
から構成されるメモリシステムは、従来のセルから構成
されるシステムに比較して有利な価格および動作特性を
有している。
【００２２】最後に、上述した構成は、本発明の原理を
例示するにとどまるものであることを理解すべきであ
る。これら原理に従えば、本発明の精神と範囲から逸脱
することなくいくつかの修正や変更が当業者によって工
夫され得るものである。
【図面の簡単な説明】
【図１】本発明の原理に従って構成された特別の例示と
してのＳＲＡＭセルを示す図である。
【符号の説明】
１０、１２ ｎ−チャンネルＭＯＳトランジスタ １４、１５ １６、１７ Ｐ−チャンネルＭＯＳトラン
ジスタ １８、２０ 電源ライン ２２、２４ ノード点 ２６ ビットライン ２８ 相補ビットライン
フロントページの続き (72)発明者 チュン−ティン リウ アメリカ合衆国 07922 ニュージャーシ ィ，バークレイ ハイツ，グランドヴュー アヴェニュー 70

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 ＳＲＡＭセルであって、 ソース、ドレインおよびゲート電極を含み、ソース、ド
    レインおよびゲート電極を含む第１のＰチャンネルプル
    ダウントランジスタのソースからドレインへの経路と直
    列に接続されたソースからドレインへの経路を有する第
    １のｎチャンネル負荷トランジスタから成る第１の直列
    構成と、 ソース、ドレインおよびゲート電極を含み、ソース、ド
    レインおよびゲート電極を含む第２のＰチャンネルプル
    ダウントランジスタのソースからドレインへの経路と直
    列に接続されたソースからドレインへの経路を有する第
    ２のｎチャンネル負荷トランジスタから成る第２の直列
    構成と、 該第１のｎチャンネルトランジスタと該第１のＰチャン
    ネルトランジスタの間の直列接続における第１のノード
    点と、 該第２のｎチャンネルトランジスタと該第２のＰチャン
    ネルトランジスタの間の直列接続における第２のノード
    点と、 該第１のｎチャンネルトランジスタ及び該第１のＰチャ
    ンネルトランジスタのゲート電極を一緒に該第２のノー
    ド点へと接続する手段と、 該第２のｎチャンネルトランジスタ及び該第２のＰチャ
    ンネルトランジスタのゲート電極を一緒に該第１のノー
    ド点へと接続する手段と、 各々ソース、ドレインおよびゲート電極を有する第１お
    よび第２のＰチャンネルアクセストランジスタと、 ビットラインと相補ビットラインと２本の直流電源ライ
    ンと、 該第１のノード点を該ビットラインに接続する該第１の
    アクセストランジスタのソースからドレインへの経路を
    含む手段と、 該第２のノード点を該相補ビットラインに接続する該第
    ２のアクセストランジスタのソースからドレインへの経
    路を含む手段と、 該アクセストランジスタのゲート電極を一緒に該ワード
    ラインに接続する手段と、 該第１および第２の直列構成の各々を該電源ラインの間
    に接続する手段とを含むＳＲＡＭセル。
  2. 【請求項２】 請求項１に記載されたセルにおいて、 該第１および第２のチャンネル負荷トランジスタの各々
    が実質的に一定の深さのソースおよびドレイン領域を有
    する薄膜トランジスタから成り、そして該Ｐチャンネル
    トランジスタの各々が該薄膜トランジスタの下にある結
    晶シリコン基板に形成された金属−酸化物−半導体トラ
    ンジスタから成るものであるＳＲＡＭセル。
  3. 【請求項３】 請求項２に記載されたセルにおいて、 該第１および第２のチャンネル負荷トランジスタが互い
    に実質的に同一であるＳＲＡＭセル。
  4. 【請求項４】 請求項３に記載されたセルにおいて、 該Ｐチャンネルプルダウンおよびアクセストランジスタ
    が互いに実質的に同一であるＳＲＡＭセル。
  5. 【請求項５】 請求項４に記載されたセルにおいて、 該第１および第２のｎチャンネル負荷トランジスタのソ
    ースおよびドレイン電極の１つに接続された電源ライン
    はＶssと称せられ、基準電位の点に接続されるように適
    合しているものであるＳＲＡＭセル。
  6. 【請求項６】 請求項５に記載されたセルにおいて、 該第１および第２のＰチャンネルプルダウントランジス
    タのソースおよびドレイン電極の１つに接続される電源
    ラインはＶDDと称せられ、正の直流電圧に接続されるよ
    う適合しているものであるＳＲＡＭセル。
  7. 【請求項７】 請求項６に記載されたセルにおいて、 該第１および第２のｎチャンネル負荷トランジスタの各
    々が約０．５μm の幅と近似的に０．８μm の電気的ゲ
    ート長を有しているものであるＳＲＡＭセル。
  8. 【請求項８】 請求項７に記載されたセルにおいて、 該Ｐチャンネルプルダウンおよびアクセストランジスタ
    の各々が、約０．５ないし１．０μm の幅と近似的に
    ０．５μm の電気的ゲート長を有しているものであるＳ
    ＲＡＭ。
  9. 【請求項９】 請求項８に記載のセルにおいて、 該ＶSS電源ラインがアースに接続されるよう適合してお
    り、そしてＶDD電源ラインが＋３．３ボルトに接続され
    るよう適合しているものであるＳＲＡＭセル。
  10. 【請求項１０】 請求項８に記載されたセルにおいて、 該ＶSS電源ラインがアースに接続されるよう適合してお
    り、該ＶDD電源ラインが＋５ボルトに接続されるよう適
    合しているものであるＳＲＡＭセル。
JP7271660A 1994-10-20 1995-10-20 高速度・高密度ｓｒａｍセル Withdrawn JPH08227943A (ja)

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US08/326575 1994-10-20
US08/326,575 US5521861A (en) 1994-10-20 1994-10-20 High-speed high-density SRAM cell

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US (1) US5521861A (ja)
EP (1) EP0708449A3 (ja)
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