JPS60151897A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60151897A JPS60151897A JP59006610A JP661084A JPS60151897A JP S60151897 A JPS60151897 A JP S60151897A JP 59006610 A JP59006610 A JP 59006610A JP 661084 A JP661084 A JP 661084A JP S60151897 A JPS60151897 A JP S60151897A
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- JP
- Japan
- Prior art keywords
- transistor
- channel
- transistors
- mos transistor
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分針）
本発明は半導体記憶装置に関し、特にＭＯＳ トランジ
スタで構成される半導体記憶装置に関する。
スタで構成される半導体記憶装置に関する。
（従来技術）
従来、ＭＯＳトランジスタが電離放射［−吸収すると、
その閾値電圧が変動することが知られている。
その閾値電圧が変動することが知られている。
第１図は電離放射線吸収線量とＭ（Ｊｉ９トランジスタ
の閾値電圧との関係を示す相関図である。
の閾値電圧との関係を示す相関図である。
電離放射線の吸収線数の増加に伴って、ＮチャネルＭＯ
８トランジスタの閾値電圧は一旦負方向へ変動した後、
さらに大量の電離放射線の吸収によって変動方向が逆転
し、正方向へ変動する。また、ＰチャネルＭＯ８トｙン
ジスタの閾値電圧は単調に負方向へ変動する。
８トランジスタの閾値電圧は一旦負方向へ変動した後、
さらに大量の電離放射線の吸収によって変動方向が逆転
し、正方向へ変動する。また、ＰチャネルＭＯ８トｙン
ジスタの閾値電圧は単調に負方向へ変動する。
このような閾値電圧の変動が従来の０ＭＯ８Ｗ６トラン
ジスタ・スタティック・メモリ・セルの回路動作に与え
る影響について説明する。
ジスタ・スタティック・メモリ・セルの回路動作に与え
る影響について説明する。
第２図は従来の０ＭＯ８型６ト２ンジスタ・スタティッ
ク・メモリ・セルの回路図である。
ク・メモリ・セルの回路図である。
第２図において、ＭＯＳ １．ＭＯＳ２はＮチャネルＭ
Ｏ８形セル・トランジスタ、ＭＯＳ３．ＭＯＳ４はＰチ
ャネルＭＯ８形セル・トランジスタである。ま友、トラ
ンスファーゲート用トクンジスタＭＯ８５，ＭＯＳ６と
してはＮチャネル・エンハンスメント形ＭＯＳトランジ
スタ全１史っている。このメモリセル回路では電離放射
線の吸収によって１次の２つの影響がある。
Ｏ８形セル・トランジスタ、ＭＯＳ３．ＭＯＳ４はＰチ
ャネルＭＯ８形セル・トランジスタである。ま友、トラ
ンスファーゲート用トクンジスタＭＯ８５，ＭＯＳ６と
してはＮチャネル・エンハンスメント形ＭＯＳトランジ
スタ全１史っている。このメモリセル回路では電離放射
線の吸収によって１次の２つの影響がある。
（１）Ｎチャネル拳トランジスタがデプリーション・モ
ードになり、Ｎチャネルトランジスタがオフであるべき
時にリーク電流音生じる。
ードになり、Ｎチャネルトランジスタがオフであるべき
時にリーク電流音生じる。
（２）Ｐチャネル・トランジスタの閾値電圧の絶対値が
電源電圧より犬さくなることによって、Ｐチャネル・ト
ランジスタがオフに固定されて。
電源電圧より犬さくなることによって、Ｐチャネル・ト
ランジスタがオフに固定されて。
論理動作しなくなる。
なお、上記ｆ１）の状態の方が、（２）の状態よりＪ電
離放射線の少ない吸収で起こるのが一般的である。
離放射線の少ない吸収で起こるのが一般的である。
第２図において、ＭＯＳ１及びＭＯＳ２が＋１）の状態
で且つ（２）の状態が起っていない場合には５Ｍ０８ｌ
及びＭＯＳ２のオフ時のリーク電流’１Ｍ０８３及びＭ
ＯＳ４のオン電流がそれぞれ吸収でさるので論理動作に
支障を生じない。
で且つ（２）の状態が起っていない場合には５Ｍ０８ｌ
及びＭＯＳ２のオフ時のリーク電流’１Ｍ０８３及びＭ
ＯＳ４のオン電流がそれぞれ吸収でさるので論理動作に
支障を生じない。
しかし、トランス７アーゲートのＮチャネル拳トランジ
スタＭＯ８５及びＭＯＳ６が（１）の状態になると、デ
ータ線と電源の間、及びデータ線と接地間にリーク・バ
スを生じる。このリーク拳パスは、データ線に接続され
ている多数のメモリ・セルの数だけあるので、大容量の
記憶装置ではデータ線にとって大さなリークとなシ、メ
モリｅセルへの情報の書込み、及びメモリ・セルからの
情報の続出しができなくなる。
スタＭＯ８５及びＭＯＳ６が（１）の状態になると、デ
ータ線と電源の間、及びデータ線と接地間にリーク・バ
スを生じる。このリーク拳パスは、データ線に接続され
ている多数のメモリ・セルの数だけあるので、大容量の
記憶装置ではデータ線にとって大さなリークとなシ、メ
モリｅセルへの情報の書込み、及びメモリ・セルからの
情報の続出しができなくなる。
以上述べたように、従来の６トランジスタ・スタティッ
ク・メモリ・セルでは、トランスファ拳ゲート−１）Ｅ
ＮチャネルＭＯＳトランジスタで構成されているために
、電離放射線全吸収することによるトランジスタの特性
変動によって論理動作に支障を生じやすいという欠点が
あった。
ク・メモリ・セルでは、トランスファ拳ゲート−１）Ｅ
ＮチャネルＭＯＳトランジスタで構成されているために
、電離放射線全吸収することによるトランジスタの特性
変動によって論理動作に支障を生じやすいという欠点が
あった。
（発明の目的）
本発明の目的は、上記欠点を除去し、電離放射線の吸収
による特性劣化と誤動作と金蔵しにくい半導体記憶装置
を提供することにある。
による特性劣化と誤動作と金蔵しにくい半導体記憶装置
を提供することにある。
（発明の構成）
本発明の半導体記憶装置は％ＰチャネルＭＵＳトランジ
スタとＮチャネルＭＯＳトランジスタを直列接続しゲー
ト全共通接続し７Ｃ２組のＣＭＯＳトランジスタの前記
一方の０ＭＯ８）２ンジスタの直列接続点と他方の０Ｍ
Ｏ８）ランジスタのゲート共通接続点とを接続して成る
メモリセル部と、前記ＣＭＯ８）ランジスタの直列接続
点とデータ線との間にソースとドレインが接続しワード
線にケートが接続する２個のＰチャネル・エンハンスメ
ント形ＭＯ８）ランジスタから成るトランスファ・ゲー
トとを含んで構成される。
スタとＮチャネルＭＯＳトランジスタを直列接続しゲー
ト全共通接続し７Ｃ２組のＣＭＯＳトランジスタの前記
一方の０ＭＯ８）２ンジスタの直列接続点と他方の０Ｍ
Ｏ８）ランジスタのゲート共通接続点とを接続して成る
メモリセル部と、前記ＣＭＯ８）ランジスタの直列接続
点とデータ線との間にソースとドレインが接続しワード
線にケートが接続する２個のＰチャネル・エンハンスメ
ント形ＭＯ８）ランジスタから成るトランスファ・ゲー
トとを含んで構成される。
（実施例）
次に本発明の実施例について図面音用いて説明する。
第３図は本発明の一実施例の回路図である。
この実施例は％ ＰチャネルＭＯＳトランジスタとＮチ
ャネルＭＯ８）ランジスタ勿直列接続しゲート全共通接
続し７！：２組の０ＭＯ８）ランジスタ（ＭＯ８Ｉ、Ｍ
ＯＳ３）、（ＭＯＳ２．ＭＯＳ４）５− の前記−万の０ＭＯ８）、ｙンジスタ（ＭＯ８Ｉ。
ャネルＭＯ８）ランジスタ勿直列接続しゲート全共通接
続し７！：２組の０ＭＯ８）ランジスタ（ＭＯ８Ｉ、Ｍ
ＯＳ３）、（ＭＯＳ２．ＭＯＳ４）５− の前記−万の０ＭＯ８）、ｙンジスタ（ＭＯ８Ｉ。
ＭＯＳ３）の直列接続点ｌと他方の０ＭＯ８トランジス
タ（ＭＯＳ２．ＭＯＳ４）のゲート共通接続点と全接続
して成るメモリセル部と、前記ＣＭＯＳトランジスタの
直列接続点１． ２とデータ線ＤＡＴＡ 、ＤＡＴＡと
の間にソースとドレインそれぞれが接続しワード線ＷＯ
ＲＤにゲートが接続する２個のＰチャネル・エンハンス
メント形ＭＯＳトランジスタＭＯ８７，ＭＯＳ８から成
るトランスファ・ゲートと全含んで構成される。
タ（ＭＯＳ２．ＭＯＳ４）のゲート共通接続点と全接続
して成るメモリセル部と、前記ＣＭＯＳトランジスタの
直列接続点１． ２とデータ線ＤＡＴＡ 、ＤＡＴＡと
の間にソースとドレインそれぞれが接続しワード線ＷＯ
ＲＤにゲートが接続する２個のＰチャネル・エンハンス
メント形ＭＯＳトランジスタＭＯ８７，ＭＯＳ８から成
るトランスファ・ゲートと全含んで構成される。
このように、トランス７７・ゲートにＰチャネル・エン
ハンスメント形ＭＯＳトランジスタを用いると、Ｒチャ
ネルＭＯ８ト９ンジスタを使った場合のようにリーク金
生じることはなくなる。そして、Ｐチャネル・トランジ
スタの閾値電圧の絶対値が電源電圧より大さくなるまで
機能するという効果が得られる。
ハンスメント形ＭＯＳトランジスタを用いると、Ｒチャ
ネルＭＯ８ト９ンジスタを使った場合のようにリーク金
生じることはなくなる。そして、Ｐチャネル・トランジ
スタの閾値電圧の絶対値が電源電圧より大さくなるまで
機能するという効果が得られる。
例えば、第１図に示すように、ｌ Ｏｒａｄ（ｓｉ）の
電離放射線の吸収によってＮチャネルＭＯ８）ランジス
タの閾値電圧が負になるので、第２図に６− 示すメモリ・セルは動作しなくなるが、Ｐチャネル・エ
ンハンスメｙ Ｆ 形Ｍ ＯＳ ト７ンジスタヲ用いた
本実施例では、電源ｔＥＥが５■の場合、１０６ｒａｄ
（ｓｉ） の線量でも動作する。このように１本発明に
よれば、約１桁の耐放射線性の改善が可能となる。
電離放射線の吸収によってＮチャネルＭＯ８）ランジス
タの閾値電圧が負になるので、第２図に６− 示すメモリ・セルは動作しなくなるが、Ｐチャネル・エ
ンハンスメｙ Ｆ 形Ｍ ＯＳ ト７ンジスタヲ用いた
本実施例では、電源ｔＥＥが５■の場合、１０６ｒａｄ
（ｓｉ） の線量でも動作する。このように１本発明に
よれば、約１桁の耐放射線性の改善が可能となる。
（発明の効果）
以上詳細に説明したように５本発明によれば、電離放射
線吸収による特性劣化と娯動作金生じにくクシた半導体
記憶装置が得られる。
線吸収による特性劣化と娯動作金生じにくクシた半導体
記憶装置が得られる。
第１図は電離放射線吸収線量とＭＯＳ ）？ンジスタの
閾値電圧との関係を示す相関図、第２図は従来の０ＭＯ
８摩６）う／ジスタ・スタティック・メモリ・セルの回
路図、第３図は本発明の一実施例の回路図である。 ＭＯＳ１．ＭＯＳ２・・・・・・Ｎチャネルｅエンハン
スメ／ト形ＭＯ８）？ンジスタ、ＭＯ８３，ＭＯ８４・
・・・・・Ｐチャネル・工／ハンスメノト形ＭＯ８トラ
ンジスタ、ＭＯＳ５．ＭＯＳ６・・・・・・Ｎチャネル
・エンハンスメント形ＭＯＳト９ンジスタ、Ｍ２Ｂ５、
Ｍ２Ｂ５・・・・・・Ｐチャネル・エンノ１／スメ／ト
形ＭＯ８）ランジスタ。
閾値電圧との関係を示す相関図、第２図は従来の０ＭＯ
８摩６）う／ジスタ・スタティック・メモリ・セルの回
路図、第３図は本発明の一実施例の回路図である。 ＭＯＳ１．ＭＯＳ２・・・・・・Ｎチャネルｅエンハン
スメ／ト形ＭＯ８）？ンジスタ、ＭＯ８３，ＭＯ８４・
・・・・・Ｐチャネル・工／ハンスメノト形ＭＯ８トラ
ンジスタ、ＭＯＳ５．ＭＯＳ６・・・・・・Ｎチャネル
・エンハンスメント形ＭＯＳト９ンジスタ、Ｍ２Ｂ５、
Ｍ２Ｂ５・・・・・・Ｐチャネル・エンノ１／スメ／ト
形ＭＯ８）ランジスタ。
Claims (1)
- ＰチャネルＭＯ８）ランジスタとＮチャネルＭＯ８）ラ
ンジスタを直列接続しゲート全共通接続した２組の０Ｍ
Ｏ８）ランジスタの前記一方のＣＭＯＳトランジスタの
直列接続点と他方のＣＭＯＳトランジスタのゲート共通
接続点と全接続して成るメモリセル部と、前記ＣＭＯ８
トランジスタの直列接続点とデータ線との間にソースと
ドレインが接続しワード線にゲートが接続する２個のＰ
チャネルエンハンスメント形ＭＯＳト−ｊンジスタから
成るトランス７アゲートとを含むことを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59006610A JPS60151897A (ja) | 1984-01-18 | 1984-01-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59006610A JPS60151897A (ja) | 1984-01-18 | 1984-01-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60151897A true JPS60151897A (ja) | 1985-08-09 |
Family
ID=11643122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59006610A Pending JPS60151897A (ja) | 1984-01-18 | 1984-01-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60151897A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05151780A (ja) * | 1991-11-29 | 1993-06-18 | Nec Corp | 半導体メモリセル |
| US5521861A (en) * | 1994-10-20 | 1996-05-28 | At&T Corp. | High-speed high-density SRAM cell |
| US5523966A (en) * | 1993-12-13 | 1996-06-04 | Hitachi, Ltd. | Memory cell and a memory device having reduced soft error |
-
1984
- 1984-01-18 JP JP59006610A patent/JPS60151897A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05151780A (ja) * | 1991-11-29 | 1993-06-18 | Nec Corp | 半導体メモリセル |
| US5523966A (en) * | 1993-12-13 | 1996-06-04 | Hitachi, Ltd. | Memory cell and a memory device having reduced soft error |
| US5521861A (en) * | 1994-10-20 | 1996-05-28 | At&T Corp. | High-speed high-density SRAM cell |
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