JPS60133589A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPS60133589A JPS60133589A JP58241362A JP24136283A JPS60133589A JP S60133589 A JPS60133589 A JP S60133589A JP 58241362 A JP58241362 A JP 58241362A JP 24136283 A JP24136283 A JP 24136283A JP S60133589 A JPS60133589 A JP S60133589A
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- inverter
- tmg
- cmos inverter
- transmission gate
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、たとｋはマスタースライス方式によって構成
される半導体集積回路内に形成される半導体記憶ｉ−ｄ
路に係シ、特にＭＯＳＦＥＴ （絶縁ケ゛〜ト型電界効
果トランノスタ）ＶＣｊｐ形成すれるスタティック型ラ
ンダムアクセスメモリ（ＳＲＡＭ ）回路に関する。
される半導体集積回路内に形成される半導体記憶ｉ−ｄ
路に係シ、特にＭＯＳＦＥＴ （絶縁ケ゛〜ト型電界効
果トランノスタ）ＶＣｊｐ形成すれるスタティック型ラ
ンダムアクセスメモリ（ＳＲＡＭ ）回路に関する。
第１図は従来のＳＲＡＭにおけるメモリセルとしてＣＭ
Ｏ８（相補型）トランジスタを用いて構成されたＳ Ｒ
ＡＭ回路であり、データ線１にはクロック信号φｌ 、
φ１ｖこよりスイッチ制御されるＣＭ）Ｓスイッチから
なるトランスミッシ目ングート（以下、ＴＭＧと言う。
Ｏ８（相補型）トランジスタを用いて構成されたＳ Ｒ
ＡＭ回路であり、データ線１にはクロック信号φｌ 、
φ１ｖこよりスイッチ制御されるＣＭ）Ｓスイッチから
なるトランスミッシ目ングート（以下、ＴＭＧと言う。
）２の一端が接続され、このＴＭＧ ２の他端にはＣＭ
Ｏ８型Ｏ８バータ３の入力端（イードＡ）およびクロッ
ク信号φ２．ηによシ動作制御が行なわれるｃ２Ｍｏｓ
（クロックドＣＭＯ８）型インバータ４の出力端が接続
され、上記ＣＭＯＳインバータ３の出力端（）−ドＢ）
とＣ２ＭＯ８型インバータ４の入力端とが接続されてい
る。なお、Ｃはデータ線１の寄生容量である。
Ｏ８型Ｏ８バータ３の入力端（イードＡ）およびクロッ
ク信号φ２．ηによシ動作制御が行なわれるｃ２Ｍｏｓ
（クロックドＣＭＯ８）型インバータ４の出力端が接続
され、上記ＣＭＯＳインバータ３の出力端（）−ドＢ）
とＣ２ＭＯ８型インバータ４の入力端とが接続されてい
る。なお、Ｃはデータ線１の寄生容量である。
また、前記ＣＭＯＳインバータ３は、第２図に示すヨウ
にＰチャンネルエンハンスメント型ＭＯＳトランジスタ
ＰとＮチャンネルエンハンスメント型ＭＯ８）ランジス
タＮとからなる。また、前記Ｏ２ＭＯＳインバータ４は
、第３図に示すようにＣＭＯＳインバータを形成するＰ
チャンネルＭＯＳトランジスタＰ１およびＮチャンネル
ＭＯ８）ランジスタＮ１の各一端に対応して、ＴＭＧ’
ｉ形成するＰチャンネルＭＯ８）ランジスタＰ２および
ＮチャンネルＭＯ８）ランジスタＮ！の各一端が接続さ
れ、ＮチャンネルＭＯ８）ラン・ゾスタのゲートにφが
、またＰチャンネルＭＯ８）ランジスタのダートにφが
与えられている。
にＰチャンネルエンハンスメント型ＭＯＳトランジスタ
ＰとＮチャンネルエンハンスメント型ＭＯ８）ランジス
タＮとからなる。また、前記Ｏ２ＭＯＳインバータ４は
、第３図に示すようにＣＭＯＳインバータを形成するＰ
チャンネルＭＯＳトランジスタＰ１およびＮチャンネル
ＭＯ８）ランジスタＮ１の各一端に対応して、ＴＭＧ’
ｉ形成するＰチャンネルＭＯ８）ランジスタＰ２および
ＮチャンネルＭＯ８）ランジスタＮ！の各一端が接続さ
れ、ＮチャンネルＭＯ８）ラン・ゾスタのゲートにφが
、またＰチャンネルＭＯ８）ランジスタのダートにφが
与えられている。
第４図は、上記ＳＲＡＭ回路における正常動作時の動作
波形を示している。即ち、書き込みモードにおいてｔユ
、クロック信号φｌがロウレベルでＴＭＧ ２が閉じて
いるときに書き込みデータに応じてデータ線１の電位が
定められ、次いで、クロック信号φ２がロウレベル（φ
２はハイレベル）ＶＣナッテＣ２ＭＯＳインバータ４ノ
ＴＭＧカ閉じる。次に、クロック信号φｌが一定期間ハ
イレペル（φ１はロウレベル）［７５：っ−ＣＴＭＧ
’ｚ カ一定時間開き、この間にデータ線１の電位がＴ
ＭＧ ２を経てＣＭＯＳインバータ３に書き込まれ、）
−ドＢの電位はデータ線１の電位を反転したもの［なる
。そして、上記クロック信号φ１がロウレベルに戻る少
し前にクロック信号φ２がハルベルに＝ってＣＭＯＳイ
ンパ〜り４ （７） ＴＭＧが開き、０２Ｍ０Ｓインバ
ータ４およびＣＭＯＳＭＯＳインパル閉ループによりノ
ードＢの電位がスタティックに保持されるようｅこなる
。
波形を示している。即ち、書き込みモードにおいてｔユ
、クロック信号φｌがロウレベルでＴＭＧ ２が閉じて
いるときに書き込みデータに応じてデータ線１の電位が
定められ、次いで、クロック信号φ２がロウレベル（φ
２はハイレベル）ＶＣナッテＣ２ＭＯＳインバータ４ノ
ＴＭＧカ閉じる。次に、クロック信号φｌが一定期間ハ
イレペル（φ１はロウレベル）［７５：っ−ＣＴＭＧ
’ｚ カ一定時間開き、この間にデータ線１の電位がＴ
ＭＧ ２を経てＣＭＯＳインバータ３に書き込まれ、）
−ドＢの電位はデータ線１の電位を反転したもの［なる
。そして、上記クロック信号φ１がロウレベルに戻る少
し前にクロック信号φ２がハルベルに＝ってＣＭＯＳイ
ンパ〜り４ （７） ＴＭＧが開き、０２Ｍ０Ｓインバ
ータ４およびＣＭＯＳＭＯＳインパル閉ループによりノ
ードＢの電位がスタティックに保持されるようｅこなる
。
これに対し−Ｃ１抗み出しモードにおいては、クロック
信号φ２がハイレベルであってＣＭＯＳインバータ４の
ＴＭＧは開いている。そして、クロック４Ｍ−Ｅ３φ１
がロウレベルであってＴＭＧ ２が閉じている間に一ノ
ータ線ｌがハイインピーダンスとなってその寄生＄ｔＣ
に充電されたハイレベルの電（ｒＬがダイナミックに保
持されている。
信号φ２がハイレベルであってＣＭＯＳインバータ４の
ＴＭＧは開いている。そして、クロック４Ｍ−Ｅ３φ１
がロウレベルであってＴＭＧ ２が閉じている間に一ノ
ータ線ｌがハイインピーダンスとなってその寄生＄ｔＣ
に充電されたハイレベルの電（ｒＬがダイナミックに保
持されている。
いま、読み出し動作前に）−ドＢの電位がたとえばハイ
レベルの状態、ノードＡの電位が枦りレペルの状態にス
タティックに保持されている場合を想定する。この状態
のとき、クロック信号φｌが一定期間ハイレペルになっ
てＴＭＧ ２が一定期間開くと、この間に前記データ線
１の蓄積電荷がＴＭＧ ２ ＊−よびＣ２ＭＯＳインバ
ータ４のＮチャンネルトランジスタ（第３図Ｎ８および
Ｎ２ ）￥ｉｌ−経て接地端へ放電されるので、データ
線１の電位は接地電位まで低下してロウレベルの読み出
しが行なわれる。この間、前記ノードＡの電位はロウレ
ベルのままでアリ、ノードＢの電位はハイレベルの贅ま
でなる。但し、このとき、ＴＭＧ ２のオン抵抗とＣ２
ＭＯＳインバータ４のオン抵抗との分割比に応じて前記
ノードＡの電位が若干上昇するが、通常はこの電位上昇
分が上記ＣＭＯＳインバータ３の閾値電圧に到達するこ
とはなく、データ線１の電位はロウレベル（接地電位）
まで低下する。
レベルの状態、ノードＡの電位が枦りレペルの状態にス
タティックに保持されている場合を想定する。この状態
のとき、クロック信号φｌが一定期間ハイレペルになっ
てＴＭＧ ２が一定期間開くと、この間に前記データ線
１の蓄積電荷がＴＭＧ ２ ＊−よびＣ２ＭＯＳインバ
ータ４のＮチャンネルトランジスタ（第３図Ｎ８および
Ｎ２ ）￥ｉｌ−経て接地端へ放電されるので、データ
線１の電位は接地電位まで低下してロウレベルの読み出
しが行なわれる。この間、前記ノードＡの電位はロウレ
ベルのままでアリ、ノードＢの電位はハイレベルの贅ま
でなる。但し、このとき、ＴＭＧ ２のオン抵抗とＣ２
ＭＯＳインバータ４のオン抵抗との分割比に応じて前記
ノードＡの電位が若干上昇するが、通常はこの電位上昇
分が上記ＣＭＯＳインバータ３の閾値電圧に到達するこ
とはなく、データ線１の電位はロウレベル（接地電位）
まで低下する。
ところが、上記場合に、データ線１に予め蓄積された電
荷が過剰であったり、Ｏ２ＭＯＳインバータ４のオン抵
抗（第３図のＮチャンネルトランジスタＮｌ卦よびＮ２
のオン１抵抗。）が十分大きｂと、’ＩＷＧ ２のオン
抵抗とＣ２ＭＯＳインバータ４のオン抵抗との分割比に
よる前記ノードＡの電位の上昇分が大きくなってＣＭＯ
Ｓインバータ３の閾値ＴＷ圧ｖｃ到達し、コノＣＭＯＳ
インバータ３の動作によってノート°Ｂの１１４．位が
ロウレベルに反転すると共にＯ２ＭＯＳインバータの動
作によってノードＡの電位かハイレベルに移行し、この
′山−位がＴＭＧ ２を経てデータ線１に伝達されてデ
ータ線１が杓びハイレベルに戻る事態が生じる。
荷が過剰であったり、Ｏ２ＭＯＳインバータ４のオン抵
抗（第３図のＮチャンネルトランジスタＮｌ卦よびＮ２
のオン１抵抗。）が十分大きｂと、’ＩＷＧ ２のオン
抵抗とＣ２ＭＯＳインバータ４のオン抵抗との分割比に
よる前記ノードＡの電位の上昇分が大きくなってＣＭＯ
Ｓインバータ３の閾値ＴＷ圧ｖｃ到達し、コノＣＭＯＳ
インバータ３の動作によってノート°Ｂの１１４．位が
ロウレベルに反転すると共にＯ２ＭＯＳインバータの動
作によってノードＡの電位かハイレベルに移行し、この
′山−位がＴＭＧ ２を経てデータ線１に伝達されてデ
ータ線１が杓びハイレベルに戻る事態が生じる。
このような読み出しモードにおける誤動作時の動作波形
全第５図に示しており、ここではノードＡ、Ｈの電位の
実線部が誤動作の状態であシ、点線部が正常動作の状態
である。なお、読み出し動作前に上記とは逆にノードＡ
がハイレベル、ノードＢがロウレベルの状態（第４図中
点線で示す）でスタティックに保持されていた場合には
、データ線１の電位とノードＡの電位とが等しいので上
記のような誤動作は生じない。
全第５図に示しており、ここではノードＡ、Ｈの電位の
実線部が誤動作の状態であシ、点線部が正常動作の状態
である。なお、読み出し動作前に上記とは逆にノードＡ
がハイレベル、ノードＢがロウレベルの状態（第４図中
点線で示す）でスタティックに保持されていた場合には
、データ線１の電位とノードＡの電位とが等しいので上
記のような誤動作は生じない。
上記のような誤動作の防止策として、データ線１の寄生
容量Ｃを小さくする′ことが考えられるが、それだけで
は不十分であり、Ｃ２ＭＯＳインバータ４の各トランジ
スタの相互コンダクタンス（、！ｉ’ｍ）を大きくした
り、さらにはＣＭＯＳインバータ３のオン抵抗（Ｍ ２
図のＮチャンネルトランジスタＮのオン抵抗）全大きく
してＣＭＯＳインバータ３の立上ジ（ターンオン）時間
および立下り（ターンオフ）時間を長くする等が考えら
れる。
容量Ｃを小さくする′ことが考えられるが、それだけで
は不十分であり、Ｃ２ＭＯＳインバータ４の各トランジ
スタの相互コンダクタンス（、！ｉ’ｍ）を大きくした
り、さらにはＣＭＯＳインバータ３のオン抵抗（Ｍ ２
図のＮチャンネルトランジスタＮのオン抵抗）全大きく
してＣＭＯＳインバータ３の立上ジ（ターンオン）時間
および立下り（ターンオフ）時間を長くする等が考えら
れる。
しかし、上記対策に伴ってＯ２Ｍｏ５インバータ４ 、
ＣＭＯＳインバータ３の各トランジスタの寸法を任意に
設定しようとしてそれぞれの寸法が互いに異なるものに
なると、パターン設計が複雑になる。
ＣＭＯＳインバータ３の各トランジスタの寸法を任意に
設定しようとしてそれぞれの寸法が互いに異なるものに
なると、パターン設計が複雑になる。
一方、近年、半導体集積回路の高密度化、システムの多
様化に伴ない、同一チップ内に論理回路部と記憶回路部
との共有化が要求される場合があゆ、この要求に応じて
マスタースライス方式による半導体集積回路において基
本セルにより論理回路部と記憶回路部とを形成すること
が考えら７′７る。なお、従来のマスタースライス方式
の半導体集積回路においては、たとえば第６図に示すよ
うに２藺のＰチャンネルエンハンスメント型ＭＯ８ＦＥ
Ｔ６７ 、６２と２ｆ固のＮチャンネルエンハンスメン
） ９ＭＯ３ＦＥＴ ６３ 、６４ トカらなる基本セ
ル６ｏを多数配列形成した半導体基板を用い、これに電
極配線／４’ターン全組み合わせることにより種々の論
理回路を実現して所望の半導体集積回路を完成している
。この場合基本セル６Ｏの飼々のトランジスタ６１，６
２゜６ 、？ 、 ６４は同一寸法に設計されている。
様化に伴ない、同一チップ内に論理回路部と記憶回路部
との共有化が要求される場合があゆ、この要求に応じて
マスタースライス方式による半導体集積回路において基
本セルにより論理回路部と記憶回路部とを形成すること
が考えら７′７る。なお、従来のマスタースライス方式
の半導体集積回路においては、たとえば第６図に示すよ
うに２藺のＰチャンネルエンハンスメント型ＭＯ８ＦＥ
Ｔ６７ 、６２と２ｆ固のＮチャンネルエンハンスメン
） ９ＭＯ３ＦＥＴ ６３ 、６４ トカらなる基本セ
ル６ｏを多数配列形成した半導体基板を用い、これに電
極配線／４’ターン全組み合わせることにより種々の論
理回路を実現して所望の半導体集積回路を完成している
。この場合基本セル６Ｏの飼々のトランジスタ６１，６
２゜６ 、？ 、 ６４は同一寸法に設計されている。
したがって、上記基本セル６０ｆ論理回路部および第１
図に示したＳＲＡＭ回路にそれぞれ使用しようとする場
合・前述したよりなＣ２ＭＯＳインバータ４、ＣＭＯＳ
インバータ３に使用する基本セルについてのみそのトラ
ンジスタの寸法を前述した誤動作の防止策として任意に
調整することは許されず、またデータ線１の寄生容量Ｃ
を小さくすることも制限を受ける。つまり、マスタース
ライス方式の半導体集積回路において基本セル６０を論
理回路部および記憶回路部に使用し−ようとする場合、
この記憶回路部に第１図に示し次ような構成のＳＲＡＭ
回路を用いると、前述したような誤動作の防止策を実施
することができないので読み出し時の誤動作の発生比率
が高くなる。換言すれば、第１図のＳＲＡＭ回路はマス
タースライス方式の半導体集積回路には不向きである。
図に示したＳＲＡＭ回路にそれぞれ使用しようとする場
合・前述したよりなＣ２ＭＯＳインバータ４、ＣＭＯＳ
インバータ３に使用する基本セルについてのみそのトラ
ンジスタの寸法を前述した誤動作の防止策として任意に
調整することは許されず、またデータ線１の寄生容量Ｃ
を小さくすることも制限を受ける。つまり、マスタース
ライス方式の半導体集積回路において基本セル６０を論
理回路部および記憶回路部に使用し−ようとする場合、
この記憶回路部に第１図に示し次ような構成のＳＲＡＭ
回路を用いると、前述したような誤動作の防止策を実施
することができないので読み出し時の誤動作の発生比率
が高くなる。換言すれば、第１図のＳＲＡＭ回路はマス
タースライス方式の半導体集積回路には不向きである。
本発明は上記の事情に鑑みてなされたもので、使用する
各トランジスタが同一寸法であっても読み出し動作時の
誤動作を防止することができ、特に論理回路部と記憶回
路部とを共通の基本セルによシ実現するマスタースライ
ス方式による半導体集積回路の記憶回路部に好適な半導
体記憶回路を提供するものである。
各トランジスタが同一寸法であっても読み出し動作時の
誤動作を防止することができ、特に論理回路部と記憶回
路部とを共通の基本セルによシ実現するマスタースライ
ス方式による半導体集積回路の記憶回路部に好適な半導
体記憶回路を提供するものである。
即ち、本発明の半導体記憶回路は、データ線にそれぞれ
ＣＭＯＳスイッチからなる第１、第２のＴＭＧの各一端
を接続し、この第１のＴＭＧの他端と第２のＴＭＧの他
端との間ｉｃｅＭＯｓインバータを接続し、このＣＭＯ
Ｓインバータの出入力端間にＯ２ＭＯＳインバータ全リ
ング接続してなり、第１のＴＭＧ （！ｌ：ＣＭＯＳイ
ンバータとを互いに逆相のクロック信号で駆動するもの
とし、１き込みモード時には第２のＴＭＧを閉じた一ｉ
せで一定期間だけ第１のＴＭＧ （５開くと共にＣＭＯ
Ｓインバータを非ｆｔｆｌ＋作状態とし、読み出しモー
ド時には第１のＴＭＧ ’ｉ閉じたま１で一定期間だけ
第２のＴＭＧ ’ｉ開いた状態とするように制御が行な
われることを特徴とするものである。
ＣＭＯＳスイッチからなる第１、第２のＴＭＧの各一端
を接続し、この第１のＴＭＧの他端と第２のＴＭＧの他
端との間ｉｃｅＭＯｓインバータを接続し、このＣＭＯ
Ｓインバータの出入力端間にＯ２ＭＯＳインバータ全リ
ング接続してなり、第１のＴＭＧ （！ｌ：ＣＭＯＳイ
ンバータとを互いに逆相のクロック信号で駆動するもの
とし、１き込みモード時には第２のＴＭＧを閉じた一ｉ
せで一定期間だけ第１のＴＭＧ （５開くと共にＣＭＯ
Ｓインバータを非ｆｔｆｌ＋作状態とし、読み出しモー
ド時には第１のＴＭＧ ’ｉ閉じたま１で一定期間だけ
第２のＴＭＧ ’ｉ開いた状態とするように制御が行な
われることを特徴とするものである。
以Ｆ１図面全参照して本発明の一実施例を詳細に説明す
る。第７図に示すＳＲＡＭ回路において、テ′−タ線８
０には互いに逆相のクロック信号φ１、「１によりそれ
ぞれスイッチ制御されるＰチャンネルＭＯ８ＦＥＴとＮ
チャンネルＭＯ８Ｆ’ＥＴとが並列接続されたＣＭＯＳ
スイッチからなる第１のＴＭＧ ８１およびクロック信
号φ２ 、φ２ｖＣよシスイッチ制御されるＣＭＯＳス
イッチからなる第２のＴＭＧ ８２の各一端が接続され
ている。上記第１のＴＭＧ８１の他端には、第２図に示
したようなＣＭＯ８型インパインバー４８３端（）−ド
Ａ）が接続されており、このＣＭＯＳインバータ８３の
出力端（）−ドＢ）には前記第２のＴＭＧ ８２の他端
が接続されている。さらに、上記ＣＭＯＳスイッチ８３
の出力端と入力端との間には、第３図に示したようなＯ
２ＭＯＳインバータ８４が接続されておシ、これは前記
第１のＴＭＧのオン・オフ状態に対応して出力ブート（
ＴＭＧ’）がオン・オフ状 “態となるようにクロック
信号φｌ 、φｌが印加されている。そして、Ｃはデー
タ線８０の寄生容量である。
る。第７図に示すＳＲＡＭ回路において、テ′−タ線８
０には互いに逆相のクロック信号φ１、「１によりそれ
ぞれスイッチ制御されるＰチャンネルＭＯ８ＦＥＴとＮ
チャンネルＭＯ８Ｆ’ＥＴとが並列接続されたＣＭＯＳ
スイッチからなる第１のＴＭＧ ８１およびクロック信
号φ２ 、φ２ｖＣよシスイッチ制御されるＣＭＯＳス
イッチからなる第２のＴＭＧ ８２の各一端が接続され
ている。上記第１のＴＭＧ８１の他端には、第２図に示
したようなＣＭＯ８型インパインバー４８３端（）−ド
Ａ）が接続されており、このＣＭＯＳインバータ８３の
出力端（）−ドＢ）には前記第２のＴＭＧ ８２の他端
が接続されている。さらに、上記ＣＭＯＳスイッチ８３
の出力端と入力端との間には、第３図に示したようなＯ
２ＭＯＳインバータ８４が接続されておシ、これは前記
第１のＴＭＧのオン・オフ状態に対応して出力ブート（
ＴＭＧ’）がオン・オフ状 “態となるようにクロック
信号φｌ 、φｌが印加されている。そして、Ｃはデー
タ線８０の寄生容量である。
上記ＣＭＯＳインバータ８３、ＣＭＯＳインバータ８４
および第１、第２のＴＭＧ ８１ 、８２の各トランジ
スタは同一寸法で設計されておシ、上記ＳＲＡＭ回路は
たとえば第６図に示したような基本セル６０を論理回路
部と記憶回路部とに使用するように配線を行なうススタ
ースライス方式による半導体集積回路における記憶回路
部に適用されている。
および第１、第２のＴＭＧ ８１ 、８２の各トランジ
スタは同一寸法で設計されておシ、上記ＳＲＡＭ回路は
たとえば第６図に示したような基本セル６０を論理回路
部と記憶回路部とに使用するように配線を行なうススタ
ースライス方式による半導体集積回路における記憶回路
部に適用されている。
なお、」二ｉ已ＣＭＯＳインバータ８３＊−よびＣ２Ｍ
ＯＳイン・ぐ−夕８４はそれぞれ同一寸法のトランジス
タが用いられているので、’ ＣＭＯＳインバータ８３
のメン抵抗はＣ２ＭＯＳインバータ８４のオン抵抗の約
〃であり、ＣＭＯＳインバータ８３のｇｍはＯ２ＭＯＳ
インバータ８４のｇｍの約２倍であり、Ｃ２ＭＯＳイン
バータ８４のターンオン、ターンオフ時間はＣＭＯＳイ
ンバータ８３のターンオタ、ターンオフ時間のそれぞれ
約２倍である。
ＯＳイン・ぐ−夕８４はそれぞれ同一寸法のトランジス
タが用いられているので、’ ＣＭＯＳインバータ８３
のメン抵抗はＣ２ＭＯＳインバータ８４のオン抵抗の約
〃であり、ＣＭＯＳインバータ８３のｇｍはＯ２ＭＯＳ
インバータ８４のｇｍの約２倍であり、Ｃ２ＭＯＳイン
バータ８４のターンオン、ターンオフ時間はＣＭＯＳイ
ンバータ８３のターンオタ、ターンオフ時間のそれぞれ
約２倍である。
次に、上記Ｓ ＲＡＭ回路における動作について第８図
に示す動作波形を参照して説明する。書き込みモード［
Ｊ）−いては、クロック信号φ２がロウレベル（φ２Ｉ
Ｉ′ｉハイレベル）テアっテ第２゜ＴＭＧ ８２が閉じ
ている。そし・Ｃ１クロック信号φｌがロウレベル（＃
ｔＵハイレヘル）ノトキ、第１のＴＭＧ’８１が閉じて
お９、Ｃ２ＭＯＳインバータ８４のＴＭＧは開いておシ
、とのＣ２ＭＯＳインバータ８４およびＣＭＯＳインバ
ータ８３の閉ループによりノードＢの電位がスタティッ
クに保持されている。上記第１のＴＭＧ ８１が閉じて
いるときに書き込みデータに応じてデータ線８Ｏの電位
が定められる。次いで、クロック信号φｌが一定期間ハ
イレベル（φ１はロウレベル）になって第１のＴＭＧ
８１が一定時間開き、ＣＭＯＳインバータ８４のＴＭＧ
が閉じ、この間にデータ線８０の電位が第１のＴＭＧ
８１を経てＣＭＯＳインバータ８３に書き込まれ、ノー
ドＢの電位はデータ線８０の電位を反転したものになる
。そして、上記クロック信号φ１がロウレベルに戻ると
、Ｃ２ＭＯＳインバータ８４のＴＭＧ が開き、ノード
Ｂの電位がスタティックに保持されるようになる。
に示す動作波形を参照して説明する。書き込みモード［
Ｊ）−いては、クロック信号φ２がロウレベル（φ２Ｉ
Ｉ′ｉハイレベル）テアっテ第２゜ＴＭＧ ８２が閉じ
ている。そし・Ｃ１クロック信号φｌがロウレベル（＃
ｔＵハイレヘル）ノトキ、第１のＴＭＧ’８１が閉じて
お９、Ｃ２ＭＯＳインバータ８４のＴＭＧは開いておシ
、とのＣ２ＭＯＳインバータ８４およびＣＭＯＳインバ
ータ８３の閉ループによりノードＢの電位がスタティッ
クに保持されている。上記第１のＴＭＧ ８１が閉じて
いるときに書き込みデータに応じてデータ線８Ｏの電位
が定められる。次いで、クロック信号φｌが一定期間ハ
イレベル（φ１はロウレベル）になって第１のＴＭＧ
８１が一定時間開き、ＣＭＯＳインバータ８４のＴＭＧ
が閉じ、この間にデータ線８０の電位が第１のＴＭＧ
８１を経てＣＭＯＳインバータ８３に書き込まれ、ノー
ドＢの電位はデータ線８０の電位を反転したものになる
。そして、上記クロック信号φ１がロウレベルに戻ると
、Ｃ２ＭＯＳインバータ８４のＴＭＧ が開き、ノード
Ｂの電位がスタティックに保持されるようになる。
これに対して、読み出しモードにおいて、クロ、り信号
φ里カロウレベル（φ１はハイレベル）であって第１の
ＴＭＧ ８１が閉じており、Ｃ２ＭＯＳインバータ８４
のＴＭＧは開いている。そして、クロック信号φ２がロ
ウレベルであって第２のＴＭＧ ８２が閉じている間に
データ線８Ｏがハイインピーダンスとなってその寄生容
量Ｃに充電されたハイレベルの電位がダイナミックに保
持されている。い甘、読み出し動作前にノードＢの電位
がたとえばロウレベルの状態、ノードＡの電位がハイレ
ベルの状態にスタティックに保持されている場合を想定
する。この状態のとき、クロック信号φ２が一定期間ハ
イレペルになって第２のＴＭＧ ８２が一定期間開くと
、この間に前記データ線８０の蓄積電荷が第２のＴＭＧ
８２およびＣＭＯＳインバータ８３のＮチャンネルト
ランジスタ（第２図Ｎ）を経て接地端へ放電されるので
、データ線８ｏの電位は接地電位まで低下してロウレベ
ルの読み出しが行なわれる。この間、ノードＢの電位は
ロウレベルの壕まであり、ノードＡの電位はハイレベル
のままである。但し、このとき、第２のＴＭＧ ８２の
オン抵抗とＣＭＯＳインバータ８３０オン抵抗との分割
比に応じて前記ノードＢの電位が若干上昇するが、この
電位上昇分がＣ２ＭＯＳインバータ８４０閾値電圧に到
達することはなく、読み出しの誤動作が生じることはな
い。即ち、従来のようなＴＭＧ （第１図２）のオン抵
抗とＣ２ＭＯＳインバータ（第１図４）のオン抵抗との
分割比に比へて、上記例ではＣＭＯＳインバータ８３０
オン抵抗が０２Ｍ０Ｓインバータ８４のオン抵抗の釣機
になっているので第２のＴＭＧ ８２のオン抵抗とさく
なっている。また、従来のように前記抵抗分割比で定ま
る電位上昇分が入力するＣＭＯＳインバータ（第１図３
）のターンオン時間に比べて上記例のように低抵分割比
で定する電位上昇分が入力するＣ２ＭＯＳインバータ８
４のターンオン時間は約２倍になっている。したがって
、従来に比べて上記電位上昇分が約Ａであるとすれば、
ＣＭＯ８’ｆ ７ バー タ８ ＪおよびＣＭＯＳイン
バータ８４の閉ループによる読み出し時の誤動作に対す
るマージンは約４倍に向上しており、誤動作の発生比率
が著しく低くなっている。
φ里カロウレベル（φ１はハイレベル）であって第１の
ＴＭＧ ８１が閉じており、Ｃ２ＭＯＳインバータ８４
のＴＭＧは開いている。そして、クロック信号φ２がロ
ウレベルであって第２のＴＭＧ ８２が閉じている間に
データ線８Ｏがハイインピーダンスとなってその寄生容
量Ｃに充電されたハイレベルの電位がダイナミックに保
持されている。い甘、読み出し動作前にノードＢの電位
がたとえばロウレベルの状態、ノードＡの電位がハイレ
ベルの状態にスタティックに保持されている場合を想定
する。この状態のとき、クロック信号φ２が一定期間ハ
イレペルになって第２のＴＭＧ ８２が一定期間開くと
、この間に前記データ線８０の蓄積電荷が第２のＴＭＧ
８２およびＣＭＯＳインバータ８３のＮチャンネルト
ランジスタ（第２図Ｎ）を経て接地端へ放電されるので
、データ線８ｏの電位は接地電位まで低下してロウレベ
ルの読み出しが行なわれる。この間、ノードＢの電位は
ロウレベルの壕まであり、ノードＡの電位はハイレベル
のままである。但し、このとき、第２のＴＭＧ ８２の
オン抵抗とＣＭＯＳインバータ８３０オン抵抗との分割
比に応じて前記ノードＢの電位が若干上昇するが、この
電位上昇分がＣ２ＭＯＳインバータ８４０閾値電圧に到
達することはなく、読み出しの誤動作が生じることはな
い。即ち、従来のようなＴＭＧ （第１図２）のオン抵
抗とＣ２ＭＯＳインバータ（第１図４）のオン抵抗との
分割比に比へて、上記例ではＣＭＯＳインバータ８３０
オン抵抗が０２Ｍ０Ｓインバータ８４のオン抵抗の釣機
になっているので第２のＴＭＧ ８２のオン抵抗とさく
なっている。また、従来のように前記抵抗分割比で定ま
る電位上昇分が入力するＣＭＯＳインバータ（第１図３
）のターンオン時間に比べて上記例のように低抵分割比
で定する電位上昇分が入力するＣ２ＭＯＳインバータ８
４のターンオン時間は約２倍になっている。したがって
、従来に比べて上記電位上昇分が約Ａであるとすれば、
ＣＭＯ８’ｆ ７ バー タ８ ＪおよびＣＭＯＳイン
バータ８４の閉ループによる読み出し時の誤動作に対す
るマージンは約４倍に向上しており、誤動作の発生比率
が著しく低くなっている。
なお、読み出し動作前に上記とは逆にノードＢがハイレ
ベル、ノードＡがロウレベルの状態（第８図中点線で示
す。）でスタティックに保持されていた場合には、デー
タ線８θの電位とノードＢの電位とが等しいので前述し
たような電位上昇分は発生せず、誤動作が生じることも
ない。
ベル、ノードＡがロウレベルの状態（第８図中点線で示
す。）でスタティックに保持されていた場合には、デー
タ線８θの電位とノードＢの電位とが等しいので前述し
たような電位上昇分は発生せず、誤動作が生じることも
ない。
なお、上記ＳＲＡＭ回路はメモリセルアレイ以外でも使
用ｉｊＪ能であるが、メモリセルアレイで使用する場合
ＶＣはクロック信号φ１ 、φ】 、φ２゜φ２全アド
レス（０号に関連させて印加すればよいＯ 〔発明の効果〕 上述したように本発明の半導体記憶回路によれば、使用
する各トランジスタが同一寸法であっても回路接続およ
びクロック信号の印加を工夫することでＷｊｅみ出し動
作時の誤動作を防止することができる。したがって、特
に論理回路部と記憶回路部とを構成が同一の基本セルに
より実現スるマスタースライス方式による半導体集積回
路の記憶回路部に好適である。
用ｉｊＪ能であるが、メモリセルアレイで使用する場合
ＶＣはクロック信号φ１ 、φ】 、φ２゜φ２全アド
レス（０号に関連させて印加すればよいＯ 〔発明の効果〕 上述したように本発明の半導体記憶回路によれば、使用
する各トランジスタが同一寸法であっても回路接続およ
びクロック信号の印加を工夫することでＷｊｅみ出し動
作時の誤動作を防止することができる。したがって、特
に論理回路部と記憶回路部とを構成が同一の基本セルに
より実現スるマスタースライス方式による半導体集積回
路の記憶回路部に好適である。
第１図は従来のＳＲＡＭ回路を示す図、第２図は第１図
のＣＭＯＳインバータを取り出して示す回路図、第３図
は第１図のＣＭＯＳインバータを取り出して示す回路図
、第４図は第１図のＳＲＡＭ回路の正常動作時の動作波
形の一例を示す図、第５図は第１図の５ＲＡＴＶ＋の読
み出しモードの誤動作時の動作波形を示す図、第６図は
マスタースライス方式半導体集積回路における基本セル
の一例を示す回路図、第７図は本発明に係る手摺２体記
憶回路の一実施例を示す回路図、第８図は第７図の回路
の動作波形の一例を示す図である。 ６Ｏ・・・基本セル、６１〜６４・・・ＭＯＳ トラン
ジスタ、８θ・・・データ線、８１・・・第１のＴＭＧ
。 ８２・・・第２のＴＭＧ、８Ｊ・・・ＣＭＯＳインバー
タ、８４・・・Ｏ２ＭＯＳインバータ、Ｐ １ Ｐ １
＋ Ｐ ２・・・ＰチャンネルＭＯＳトランジスタ、
Ｎ ｒ Ｎ １ ａ Ｎ ２・・・ＮチャンネルＭＯ８
トランジスタ。 出源百人代理人 弁理士 鈴 江 武 彦第１図 第３図 第４図 ７〜ト８ヤ［１ 番Ｎルト←ｔ−廟■広ぼ−Ｈ Ａ県に 第７図 東 ψ１ 第８図 ）−ド８＾
のＣＭＯＳインバータを取り出して示す回路図、第３図
は第１図のＣＭＯＳインバータを取り出して示す回路図
、第４図は第１図のＳＲＡＭ回路の正常動作時の動作波
形の一例を示す図、第５図は第１図の５ＲＡＴＶ＋の読
み出しモードの誤動作時の動作波形を示す図、第６図は
マスタースライス方式半導体集積回路における基本セル
の一例を示す回路図、第７図は本発明に係る手摺２体記
憶回路の一実施例を示す回路図、第８図は第７図の回路
の動作波形の一例を示す図である。 ６Ｏ・・・基本セル、６１〜６４・・・ＭＯＳ トラン
ジスタ、８θ・・・データ線、８１・・・第１のＴＭＧ
。 ８２・・・第２のＴＭＧ、８Ｊ・・・ＣＭＯＳインバー
タ、８４・・・Ｏ２ＭＯＳインバータ、Ｐ １ Ｐ １
＋ Ｐ ２・・・ＰチャンネルＭＯＳトランジスタ、
Ｎ ｒ Ｎ １ ａ Ｎ ２・・・ＮチャンネルＭＯ８
トランジスタ。 出源百人代理人 弁理士 鈴 江 武 彦第１図 第３図 第４図 ７〜ト８ヤ［１ 番Ｎルト←ｔ−廟■広ぼ−Ｈ Ａ県に 第７図 東 ψ１ 第８図 ）−ド８＾
Claims (3)
- （１） データ線に各一端が接続され、それぞれ異なる
クロック信号によ、！７デート制御が行なわれ、それぞ
れＰチャネルＭＯ８”）ランジスタとＮチャンネルＭＯ
Ｓトランジスタとが並列接続されてなる第１のトランス
ミッションゲートおよび第２のトランスミッションゲー
トと、この第１のトランスミッショングートの他端に入
力端が接続され、出力端が前記第２のトランスミッシ。 ンケ゛−卜の他端に接続されたＣＭＯＳインバータに比
１ｚＡ’、され、前記第１のトランスミッションデート
の開状態および閉状態に対応して非動作状態および動作
状態に制御されるクロックドＣＭＯＳインバータと全具
備し、書き込みモードにおいじたオオで一定期間だけ前
記第１のトランスミッションゲートが開（ように制御さ
れ、読み出しモードに赴いては前記第１のトランスミッ
ションゲートが閉じたままで一定期間だけ第２のトラン
スミッションゲートが開くように制御されることを特徴
とする半導体記憶回路。 - （２） 前記各トランスミッションゲート、ＣＭＯＳイ
ンバータおよびクロックドＣＭＯＳインバータの各トラ
ンジスタは、マスタースライス方式による半導体集積回
路に形成された基本セルの卜２ンジスタが使用されてな
ることを特徴とする特許 - （３） 前記クロックドＣＭＯＳインバータの回路構成
は、ＣＭＯＳインバータを形成するＰチャンネルＭ０ｓ
｝ランノスタおよびＮチャンネルＭＯＳトランジスタ
の各一端に対応してトランスミッションゲート全形成す
るＰチャンネルＭＯＳ ｝ランジスタおよびＮチャンネ
ルＭＯＳ ｝ランジスタの各一端が接続されてなること
を特徴とする前記特許請求の範囲第１項記載の半魂伏記
憧回臨〜
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241362A JPS60133589A (ja) | 1983-12-21 | 1983-12-21 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58241362A JPS60133589A (ja) | 1983-12-21 | 1983-12-21 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60133589A true JPS60133589A (ja) | 1985-07-16 |
Family
ID=17073157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58241362A Pending JPS60133589A (ja) | 1983-12-21 | 1983-12-21 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60133589A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015181084A (ja) * | 2010-04-02 | 2015-10-15 | アルテラ コーポレイションＡｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ | ソフトエラーアップセット不感性を有するメモリ要素 |
-
1983
- 1983-12-21 JP JP58241362A patent/JPS60133589A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015181084A (ja) * | 2010-04-02 | 2015-10-15 | アルテラ コーポレイションＡｌｔｅｒａ Ｃｏｒｐｏｒａｔｉｏｎ | ソフトエラーアップセット不感性を有するメモリ要素 |
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